JPS6249458A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、記憶装置に関する。

［従来の技術］ 従来の記憶装置は、所定情報を記憶しその情報を単純に
読み書きする機能のみを有している。半導体の技術の進
歩によって、単なる読み書きでない付加機能を実現する
可能性がでてきている。

一方、従来のような単機箋のみを有する記憶装置は加速
度的に低価格になる傾向にあり、問題である。

ところで、記憶装置は１次第に大容量化が進み、それに
つれて、その付加回路も大きくすることが可能になる傾
向にある。

一方、画像装置分野における記憶装置の利用方法には、
画像メモリとしての利用方法と、プログラムメモリとし
ての利用方法とがある６画像メモリには画像メモリのア
クセス方法が存在し、プログラムメモリにはプログラム
メモリのアクセス方法が存在し、両アクセス方法は互い
に異なる。

したがって、ｉｉｉ像データを大量に記憶するデータ処
理装置においては、大容量の画像メモリと、大容量のプ
ログラムメモリとを装備し、また、それらメモリの周辺
回路も大きくなるために、装置全体が大型化するという
問題がある。

［発明の目的］ 本発明は、上記従来の問題点に着目してなされた′もの
で、画像メモリとプログラムメモリとを共存させること
ができる記憶装置を提供することを目的とするものであ
る。

［発明の概要］ 本発明は、画像メモリとプログラムメモリとを共存させ
るために、チー２ブセレクト機能を付加するものである
。

［発明の実施例］ 第１図は、本発明の一実施例の概要を示すブロック図で
ある。

メモリアレー５０と、ワードコントロール回路６０Ｗと
、ビットコントロール回路６０Ｂと、上記各回路のタイ
ミングを制御するタイミングコントロール回路７０とで
構成されている。

ワードコントロール回路６０Ｗは、メモリアレー５０の
ワード方向または面（プレーン）方向の制御ラインを制
御する回路であり、ワードを構成するビットナンバーｉ
に対応して回路が存在する（たとえばｉ＝ｏ〜７）。

ビットコントロール回路６０Ｂは、メモリアレー５０の
ビット方向またはビクセル方向の制御ラインを制御する
回路であり、ピクセルを構成するビットナンバーｊに対
応して回路が存在する（たとえばｊ＝Ｏ〜３）。

なお、ワードコントロール回路６０Ｗに向うデータバス
とビットコントロール回路６０Ｂに向うデータラインと
は、いずれかのデータバスで共通になっており、アドレ
スラインは、メモリアレー５０の全体へ供給されている
。

メモリアレー５０は、ＶＲＡＭ　（ビデオＲＡＭ）また
はプログラムメモリとして使用するメモリである。

タイミングコントロール回路７ｏは、ローアドレススト
ローフ信号と、カラムアドレスストローブ信号と、アウ
トプットイネーブル信号と、ライトイネーブル信号と、
アドレスラインビット０（ＡＯ）信号とを受け、各種の
制御信号を出方するものである。

第３図は、メモリアレー５０を構成するメモリＭの一例
を示すブロック図である。

メモリ・Ｍは、アドレス情報のうちローアドレスを保持
するローアドレスバッファ１１と、これをデコードする
ローアドレスデコーダ１２と、アドレス情報のうちカラ
ムアドレスを保持するカラムアドレスバッファ１３と、
このアドレスをデコードするカラムアドレスデコーダ１
４と、所定データを記憶するメモリセルアレー１５とを
有するものである。また、メモリＭは、ワード方向用デ
ータバッファ２０と、ビット方向用データバッファ３０
と、メモリタイミングコントローラ４０とを有する。

ワード方向用データバッファ２０は、メモリセルアレー
・１５のワード方向の入出力インタフェースとなるもの
であり、ビット方向用データバッファ３０は、メモリセ
ルアレー１５のビット方向の入出力インタフェースとな
るものである。また、ワード方向用データバッファ２０
と、ビット方向用データバッファ３０とは、互いに独立
して動作するものである。

メモリタイミングコントローラ４０は、ローアドレスを
取込むタイミングを与えるローアドレスストローブ信号
と、カラムアドレスの取込みのタイミングをケえるカラ
ムアドレスストローブ信号と、メモリセルアレー１５に
書込むタイミングを榮えるライトイネーブル信号と、メ
モリセルアレー１５に書込まれたデータを読取るタイミ
ングを榮えるアウトプットイネーブル信号と、データバ
ッファ選択信号とを受け、所定の制御信号を出力するも
のである。

データバッファ選択信号は、ワード方向用データバッフ
ァ２０とビット方向用データバッファ３０とのうち、一
方を選択する信号である。

第４図は、第３図に示す回路図の要部をより具体的に示
す回路図である。

ワード方向用データバッファ２０は、入力方向のパップ
γ２１と、出力方向のバッファ２２とを有する。ビット
方向用データバッフγ３０は、入力方向のバッファ３１
と出力方向のバッファ３２とを有するものである。

メモリタイミングコントローラ４０は、インバータ４１
，４２．４３と、ＮＡＮＤ回路４４゜４５．４６．４７
と、リード／ライトタイミング発生回路４８とを有する
。

次に、上記例の動作について説明する。

たとえば、１６ビツトのアドレス情報は、ローアドレス
とカラムアドレスとに分けられ、これらが、アドレスラ
インＡＯ〜７を経由して交互に送られる。そして、ロー
アドレスはローアドレスバッファ１１に保持された後に
デコーダ１７でデコードされ、そのローアドレスがメモ
リセルアレー１５に供給され、そのローアドレスに対応
する総てのメモリセルについて選択読出しが行なわれる
。カラムアドレスはカラムアドレスバッファ１３に保持
された後にカラムアドレスデコーダ１４でデコードされ
、その方ラムアドレスによる選択が行な、われ、所定の
メモリセルについての書込みまたは読出しが行なわれる
。

ところで１画像用メモリは一般に、２つの方向にデータ
がアクセスされる。その一方の方向はＣＰＵまたは表示
コントローラから見るワード単位の処理に基づくワード
方向のアクセスであり。

他の方向はピクセル単位の処理に基づくアクセスを行な
うビット方向のアクセスである。

ここで、メモリセルアレー１５をワード方向にアクセス
したい場合には、メモリタイミングコントローラ４０に
対して、データバッファ選択信号として「１」を午える
。これによって、ＮＡＮＤ回路４４．４５が開く条件が
準備される。この場合、メモリセルアレー１５に所定デ
ータを書込むには、ライトイネーブル信号として「０」
を与え、アウトプットイネーブル信号として「１」を与
える。

これによって、インバータ４２とＮＡＮＤ回路４４とを
通過したｒＯＪの信号が、バッファ２１をオンにするの
で、ワード方向用データが、バッファ２１とライト用デ
ータライン１６とを介してメモリセルアレー１５に向か
う、この場合、インバータ４３の出力が「０」になり、
ＮＡＮＤ回路４５の出力が「１」になるので、バッファ
２２がオフし、アウトプット用データライン１７のデー
タはメモリＭの外部に出ない。

上記の場合、メモリセルアレー１５から所定データを読
出すためには、アウトプットイネーブル信号として「０
」を与え、ライトイネーブル信号としてｒｌＪを与える
。これによって、インバータ４３とＮＡＮＤ回路４５と
を通過した信号がバッファ２２をオンにするので、その
ときのアドレスによって指定されたデータが、メモリセ
ルアレ−１５からアウトプット用データライン１７とバ
ッファ２２とを介して、メモリＭの外部に出力される。

また、メモリセルアレー１５をビット方向にアクセスし
たい場合には、メモリタイミングコントローラ４０に対
して、データバッファ選択信号としてｒＱＪを与える。

これによって、ＮＡＮＤ回路４６．４７が開く条件が準
備される。この場合、メモリセルアレー１５に所定デー
タを書込むには、ライトイネーブル信号として「０」を
与え、アウトプットイネーブル信号としてｒｌＪを４え
る。

これによって、インバータ４２とＮＡＮＤ回路４６とを
通過した信号が、バッファ３１をオンにするので、ビッ
ト方向用データが、バッファ３１とライト用データライ
ン１６とを介してメモリセルアレー１５に向かう、この
場合、インバータ４３の出力が「０」になり、ＮＡＮＤ
回路４７の出力がｒｌＪになるので、バッファ３２がオ
フし、アウトプット用データライン１７のデータはメモ
リＭの外部に出ない。

上記の場合、メモリセルアレー１５から所定データを読
出すためには、アウトプットイネーブル信号として「０
」を午え、ライトイネーブル信号として「１」を与える
。これによって、インバータ４３とＮＡＮＤ回路４７と
を通過した信号がバッフγ３２をオンにするので、その
ときのアドレスによって指定されたデータが、メモリセ
ルアレー１５からアウトプット用データライン１７とバ
ッファ３２とを介して、メモリＭの外部に出力される。

ｆｊＳ２図は、本発明の一実施例の全体を示すブロック
図である。

メモリアレー５０は、第３図に示すメモリＭを二次元的
に配列したものである。メモリアレー５０において、メ
モリＭの横の組合せで、ワードを構成する。メモリＭの
縦の組９合せで、ｌビクセル（表示１ドツト）を構成す
る。

また、同じワード方向に配列された各メモリＭのワード
方向用データ端子同志を、互いに接続し、これを、縦方
向に延びたデータライン５１に接続する。さらに、同じ
ビクセル方向に配列された各メモリＭのビクセル方向用
データ端子同志を、互いに接続し、これを、横方向に延
びたデータライン５２に接続する。

さらに、上記データライン５１．５２を、互いに接続す
る。この場合、データライン５１．５２のうち、同じビ
ット数同志を接続する。これによって、データライン５
１と５２とが、同一データバス５３になる。このように
、データバス５３を共通化できるのは、縦方向のデータ
ライン５１と横方向のデータライン５２とを同時に使用
することは無いからである。

次に、ワードコントロール回路６０Ｗの内部について説
明する。

ワードコントロール回路６０Ｗには、メモリアレー５０
のチップをセレクトする情報を保持するチップセレクト
マスクレジスタ６７が設けられている。

そして、メモリアレー５０内のワード方向に存在する所
定のメモリＭについて、読取りを禁止マスクするワード
方向用読取り禁止マスク手段として、リードプレーンマ
スクレジスタ６３と、リードコントロールセレクタ６３
ｓと、リードプレーンゲート６４とが設けられている。

上記リードコントロールセレクタ６３Ｓは、チップセレ
クトサイクル信号に基づいて、チップセレクト情報と、
リードプレーンマスク情報とを選択するセレクタである
。

リードプレーンゲート６４の出力端子は、同じ横方向に
配列された複数のメモリＭの間で、各メモリＭのアウト
プットイネーブル信号用端子と互いに接続されている。

さらに、ワードコントロール回路６０Ｗの内部には、メ
モリアレー５０内のワード方向に存在する所定のメモリ
Ｍについて、Ｂ込みを禁止マスクするワード方向用出退
み禁止マスク手段として、ライトプレーンマスクレジス
タ６５と、ライトコントロールセレクタ６５ｓと、ライ
トプレーンゲート６６とが設けられている。

上記ライトコントロールセレクタ６５ｓは、チップセレ
クトサイクル信号に基づいて、チップセレクト情報と、
ライトプレーンマスク情報とを選択するセレクタである
。

また、同じ横方向に配列された複数のメモリＭの間で、
各メモリＭのライトイネーブル信号用端子を互いに接続
し、この接続点をライトプレーンゲート６６の出力端子
に接続する。

次に、ビットコントロール回路６０Ｂの内部について説
明する。

ビットコントロール回路ＢＯＢには、上記メモリアレー
内のビット方向に存在する所定の前記メモリについて、
読取りまたは書込みを禁止マスクするビット方向用禁止
マスク手段として、カラムアドレスストローブゲート６
１と、カラムアドレスストローブコントロールセレクタ
６１ｓと、ビットマスクレジスタ６２とが設けられてい
る。

カラムアドレスストローブコントロールセレクタ６１ｓ
は、各メモリサイクルに応じて、カラムアドレスストロ
ーブを制御する信号（オールイネーブル信号と、ビット
マスク情報と）をセレクトするセレクタである。

そして、同じ縦方向に配列された複数のメモリＭの間で
、各メモリＭのカラムアドレスストローブ端子を互いに
接続し、この接続点をカラムアドレスストローブ端子）
６１の対応する接続端子に接続しである。

次に、メモリコントローラ９０（または、ビデオプロセ
ッサ）は、タイミングコントローラ７゜を含むものであ
り、出力ＡＯ・〜７．ローアドレスストローブ信号、デ
ータバッファ選択信号は、メモリアレー５０中の総ての
メモリＭに、共通に供給されるようになっている。

第５図は、第１図に示したタイミングコントロール回路
７０を具体的に示す回路図である。

微分回路７１は、ローアドレスストローブ信号の前縁微
分信号を作る回路であり、フリップフロップ７２は、ワ
ードビットイネーブル信号を保持する回路であり、ＡＮ
Ｄゲート７２ａとインバータ７２ｉとは、上記ワードビ
ットイネーブル信号を出力する回路である。

また、フリップ７０ツブ７３は、ワード／ビットアクセ
スモードを指定するコマンドレジスタとして作用するフ
リップフロップであり、アドレスラインの値をメモリコ
マンドとして記憶するものである。

ＡＮＤ回路７３ａ、７３ｂは、それぞれ、メモリコマン
ドイネーブル信号、メモリコマンドストローブ信号を作
る回路である。また、ＡＮＤ回路７３ａ、７３ｂは、記
憶装置に対するメモリコマンドをその記憶装置が受は付
けるためのコマンド受取リサイクル指示手段を構成する
。ここで、上記記憶装置は、第２図に示す回路の全体を
指すものである。

フリップフロップ７４は、チップセレクトサイクル（プ
ログラムメモリアクセスを作るメモリサイクルを意味す
る）、または、ＶＲＡＭアクセスサイクル（画像メモリ
アクセスを行なうメモリサイクルを意味する）かを指定
するフリップフロップである。

ＡＮＤ回路７４ａは、チップセレクトイネーブル信号を
作る回路である。

上記フリップフロップ７２〜７４の値は、ローアドレス
ストローブ信号の前縁のタイミングでの他の制御信号の
入力レベルとによって定まるものである。

ＨＡＮＤ回路７５は、データバッファ選択信号を作る回
路である。このＮＡＮＤ回路７５の出力は、フリップフ
ロップ７２と７３がセットしたときにのみ、ｒＯＪにな
り、このときに、ビット方向のアクセスを指定する。

ＮＯＲ回路７６ａ、７６．７７．７８は、カラムアドレ
スビット信号、アウトプットイネーブルワード信号、ラ
イトイネーブルワード信号を作る回路である。また、Ｎ
ＯＲ回路７６〜７８は、各々の制御信号がネガティブ信
号で入力されるので、ＡＮＤ回路として作用し、ワード
ビットイネーブル信号とチップセレクトサイクル信号と
がセットしたサイクルにおいて、制御信号を出力するも
のである。

また、ワードビットイネーブル信号とビットマスクイネ
ーブル信号とによって、ビットマスクレジスタストロー
ブ信号を作るＡＮＤ回路７０ａが設けられ、ワードビッ
トイネーブル信号とチップセレクトイネーブル信号とに
よって、チップセレクトマスクレジスタストローブ信号
を作るＡＮＤ回路７０ｂが設けられている。

次に、上記実施例の動作についてタイムチャートを用い
て説明する。

まず、プログラムメモリアクセスを行なう条件は、ロー
アドレスストローブ信号がアクティブになる直前の時刻
において、カラムアドレスストローブ信号がｒｌＪであ
り、ライトイネーブル信号が「１」であることで指定さ
れる。

一方、ＶＲＡＭアクセスを行なう条件は、上記時刻にお
けるカラムアドレスストローブ信号がｒｌＪであり、ラ
イトイネーブル信号が「０」であることにより指定され
る。

第６図は、プログラムメモリアクセスの動作を示すタイ
ムチャートである。

時刻Ｔ１において、カラムアドレスストローブ信号が「
１」であり、ライトイネーブル信号がｒｌＪになってい
るので、チップセレクトイネーブル信号が「１」になる
。

時刻Ｔ２でａ−アドレスの取込みが行なわれるとともに
、第２図に示す＄Ｃ３Ｍが出るのでビット方向用データ
の値に応じて、チップセレクトマスクレジスタ６７の値
がセットリセットする。さらに、フリップフロップ７４
がセットし、チップセレクトサイクル（プログラムメモ
リアクセス）に入る。このチップセレクトサイクルにお
いては、通常、メモリコントローラによって、プログラ
ムのアドレスに応じて、チップセレクトマスクレジスタ
６７のうちの１ビツトのみセットされるものである。

フリップフロップ７４がセットすると、リードコントロ
ールセレクタ６４ｓ、ライトコントロールセレクタ６５
ｇは、それぞれ、チップセレクト情報をセレクトし、メ
モリアレー５０は、通常のプログラムメモリとして使用
する準備が整う。

そして、時刻Ｔ３において、カラムアドレスが取込まれ
、メモリアレー５０について、プログラムの読取りまた
は書込みが行なわれる。

時刻Ｔ３以降、カラムアドレスストローブ信号がアクテ
ィブであるタイミングにおいて、ライトイネーブル信号
、アウトプットイネーブル信号によって１通常のリード
／ライトが制御実行される。このときに、ワードビット
イネーブル信号が「０」であるので、ＮＡＮＤ回路７５
の出力は「１」となり、ワード方向のアクセスとなる。

次の時刻Ｔ４．Ｔ５においては、時刻ＴＩ。

Ｔ２と同一の動作が行なわれ、次のメモリサイクルに入
る。

第７図は、ＶＲＡＭアクセスの動作を示すタイムチャー
トである。

時刻Ｔ　１１において、カラムアドレスストローブ信号
が「１」であり、ライトイネーブル信号が「０」になっ
ているので、チップセレクトイネーブル信号が「０」に
なる。

一方、ワードビットイネーブル信号が「１」となり１時
刻Ｔ１２において、ローアドレスの取込みが行なわれる
とともに、ワードビットイネーブル信号がセ−／　）す
る、これと同時に、第２図に示す＄ＢＭＲが出力される
ので、ワード方向用データの値が、ビットマスクレジス
タ６２にロードされる。

このサイクルではフリップフロップ７４がセットしない
ので、リードコントロールセレクタ６３Ｓ、ライトコン
トロールセレクタ６５ｓは、それぞれ、リードプレーン
マスク情報、ライトブレーンマスク情報をセレクトする
（これらマスク情報は、予め、メモリコントローラ９０
またはＣＰＵから与えられる）、シたがって、以下に説
明するＶＲＡＭアクセスを実行する準備が整う。

そして、時刻Ｔ１３において、カラムアドレスが取込ま
れ、メモリアレー５０．において、ＶＲＡＭの読取りま
たは書込みが行なわれる。

ＶＲＡＭアクセスにおいては、ワードビットイネーブル
信号がセットしているので、ワード／ビットアクセスモ
ード信号に応じて、データ／くツファ選択信号が定まる
。そして、これによって、ワードアクセスまたはビット
アクセスが行なわれる。このときに、ワード方向用デー
タバス、ビット方向用データ／ぐスのどちらかが、デー
タの入出力として使用される。さらに、リードプレーン
マスクレジスタ５３と、ライトプレーンマスクレジスタ
６５とが有効であり、ビットマスクレジスタ６２は各メ
モリサイクル毎に変えられるので。

ＶＲＡＭアクセスがダイナミックに実行できる。

次に、メモリコマンドについて説明する。

ここで、メモリコマンドサイクルとは、メモリコントロ
ーラが、メモリに対して動作モードの指定を行なう動作
のことである。

メモリコマンドサイクルを実行する条件は、ローアドレ
スストローブ信号の立下りのタイミングの直前でカラム
アドレスストローブ信号が「Ｏ」であり、ライトイネー
ブル信号がｒＯＪであることにより指定される。

第８図は、メモリコマンドの動作を示すタイムチャート
である。

時刻Ｔ２１において、カラムアドレスストローブ信号が
「０」であり、ライトイネーブル信号がｒＯＪであるの
で、ＡＮＤ回路７３ａの出力信号がｒｌＪになり、時刻
Ｔ２２において、ＡＮＤ回路７３ｂが出力する。

これにより、このときのアドレスラインビット０信号の
値に応じて、ワード／ビットアクセスモード信号の値が
定まる。したがって、コントローラは、アドレスライン
ビットＯ信号の値によってワードアクセスかビットアク
セスかの指定を、アドレスラインビー／　）　Ｏ信号を
経由して行なうことができる。このときは、ワードビッ
トイネーブル信号、チップセレクト信号がセットしない
ので、メモリアレー５０に対する制御信号は出力されな
い。

また、メモリコマンドサイクルは、従来の自動リフレッ
シュサイクル（カスビフオーラスサイクルおよびヒドン
リフレッシュサイクル）と同じなので、メモリのリフレ
ッシュも同時に実行される。

第９図は、第２図に示す実施例の変形例を示すブロック
図である。

この実施例は、第２図に示すメモリアレー５０が複数段
けられ、これらに対応して、ビットコントロール回路６
０Ｂも複数段けられ、これらをメモリコントローラ９０
が選択するようにしたものである。

つまりメモリアレー５０　（０）、５０　（１）、・・
・・・・・・・・・・、５０（ｎ）のそれぞれは、メモ
リアレー５０と同じものであり、ビットコントロール回
路６０Ｂ　（０）、６０Ｂ　（１）、・・・、・・・・
・・・・・。

６０Ｂ（ｎ）のそれぞれは、ビットコントロール回路６
０Ｂと同じものである。そして、メモリコントローラ９
０内のデコーダ９１が出力するチップセレクト信号に基
づいて、ビットコントロール回路６０Ｂ　（０）　〜６
０Ｂ　（ｎ）　の中から１つを指定する。

このようにすれば、メモリ容量を増加しつつ、容易にア
ドレッシングすることができる。

［発明の効果］ 本発明によれば、画像メモリとプログラムメモリとを共
存させることができるという効果を有する。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すブロック図である。 第２図は、上記実施例を具体的に示した回路図である。 第３図は、上記実施例で使用するメモリの一例を示すブ
ロック図である。 第４図は、第３図におけるメモリタイミングコントロー
ラを中心とする回路図である。 第５図は、第１図に示したタイミングコントロール回路
の一例を示す回路図である。 第６図は、プログラムメモリアクセスを示すタイムチャ
ートである。 第７図は、ＶＲＡＭアクセスを示すタイムチャ−トであ
る。 第８図は、メモリコマンドサイクルを示すタイムチャー
トである。 第９図は、第２図に示す実施例の変形例を示すブロック
図である。 ５０・・・メモリアレー、 ６０Ｂ・・・ビットコントロール回路、６０Ｗ・・・ワ
ードコントロール回路、６３・・・リードプレーンマス
クレジスタ、６４・・・リードプレーンゲート、 ６４ａ・・・リードコントロールセレクタ。 ６５・・・ライトプレーンマスクレジスタ、６６・・・
ライトプレーンゲート“、 ６６ａ・・・ライトコントロールセレクタ。 ６７・・・チップセレクトマスクレジスタ、７０・・・
タイミングコントロール回路。 第１図 Ｌ＝Ｏ−７７ＥｌｆＯ〜１５ ７＝ｏ〜３まｈは０〜７ 第３図 ・Ｍ ″−−−−−−−−−−−−−−−−−−−−−−７ｉ
７＞−−−−”ゴ ｔ、−−−−−−−−−−−−−−−−−−Ｌ　　−−
−−−Ｊ第４図 第６図　　　　−１止」込ム巳ｌ刀だ一１□□。ＳＣ）
　　ｉ　　　　　　　″第７図　　　　　ＶＲＡＭ７７
で又 赤Ｔ１２　　Ｔ１３ 番　　　↓ ； ｑ−ｙｅ″１′鵠品）　□ １８図　　　　　　　　メ七すフマンレ動イ乍７−μ／
＋：、、、トモ、−ド１宕２弓（ＷＢＭ）　　＝＝＝＝
二＝ｘ＝＝＝＝＝＝ニニニ二：ニニ第９図

Claims (8)

【特許請求の範囲】
1. （１）ローアドレスストローブ信号の立下り時における
   ライトイネーブル信号のレベルに応じて、画像メモリと
   してのアクセスか、プログラムメモリとしてのアクセス
   かを切換えることを特徴とする記憶装置。
2. （２）画像メモリのアクセスと、プログラムメモリのア
   クセスとを実行する記憶装置であって、チップセレクト
   手段を有することを特徴とする記憶装置。
3. （３）特許請求の範囲第２項において、 前記チップセレクト手段は、データラインを介してチッ
   プセレクト情報を供給する手段を有することを特徴とす
   る記憶装置。
4. （４）特許請求の範囲第２項において、 前記チップセレクト手段は、ワード方向のチップセレク
   ト手段を有することを特徴とする記憶装置。
5. （５）特許請求の範囲第２項において、 前記チップセレクト手段は、画像メモリを構成する面方
   向のチップセレクト手段を有することを特徴とする記憶
   装置。
6. （６）特許請求の範囲第２項において、 前記チップセレクト手段は、データラインを介してチッ
   プセレクト情報を供給する手段と、ワード方向のチップ
   セレクト手段とを同時に有することを特徴とする記憶装
   置。
7. （７）特許請求の範囲第２項において、 前記チップセレクト手段は、データラインを介してチッ
   プセレクト情報を供給する手段と、画像メモリを構成す
   る面方向のチップセレクト手段とを同時に有することを
   特徴とする記憶装置。
8. （８）特許請求の範囲第１項において、 前記プログラムメモリのアクセスに対しては、前記記憶
   装置に設けられたビット方向データ端子に、チップセレ
   クト情報を入力するとともに、前記画像メモリのアクセ
   スに対しては、ビットマスク、プレーンマスクが実行で
   きるように制御されることを特徴とする記憶装置。