JPS6249643A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS6249643A JPS6249643A JP8391685A JP8391685A JPS6249643A JP S6249643 A JPS6249643 A JP S6249643A JP 8391685 A JP8391685 A JP 8391685A JP 8391685 A JP8391685 A JP 8391685A JP S6249643 A JPS6249643 A JP S6249643A
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Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は狭い幅でかつ深い溝内に絶縁物を埋設して素子
分離領域を構成した高集積な半導体装置およびその製造
方法に関する。
分離領域を構成した高集積な半導体装置およびその製造
方法に関する。
半導体装置の高集積化に伴なって素子間を電気的に分離
するための素子分離領域に溝型構造のものが採用されて
きている。しかしながら、これまでの構造は半導体基板
に形成した溝内に多結晶シリコンを埋設しているため次
のような問題がある。
するための素子分離領域に溝型構造のものが採用されて
きている。しかしながら、これまでの構造は半導体基板
に形成した溝内に多結晶シリコンを埋設しているため次
のような問題がある。
即ち、絶縁分離された隣り同志の素子領域間が多結晶シ
リコンを介して容量カップリングを起し素子動作に悪影
響を及ぼす。分離領域上に配線が位置したときに、その
配線の電位が多結晶シリコンを介して分離領域の溝底部
の基板表面電位に影響を与える。素子動作中に高エネル
ギのホットキャリアが溝表面の絶縁膜を介して多結晶シ
リコン中へ注入され、基板表面電位を変化させる等であ
る。
リコンを介して容量カップリングを起し素子動作に悪影
響を及ぼす。分離領域上に配線が位置したときに、その
配線の電位が多結晶シリコンを介して分離領域の溝底部
の基板表面電位に影響を与える。素子動作中に高エネル
ギのホットキャリアが溝表面の絶縁膜を介して多結晶シ
リコン中へ注入され、基板表面電位を変化させる等であ
る。
このようなことから、溝内へ埋設する物質に絶綴物を用
いて前述の問題点を解消する試みがなされており、特に
その材料にボロンとリンを不純物として含ませた硅酸ガ
ラス（ＢＰＳＧ）を使用するものが検討されている。
いて前述の問題点を解消する試みがなされており、特に
その材料にボロンとリンを不純物として含ませた硅酸ガ
ラス（ＢＰＳＧ）を使用するものが検討されている。
第５図はこのＢＰＳＧを用いた分離領域の一例であシ、
半導体基板１１に深い溝１４を形成しかつ基板１１の表
面および溝１４の内面を夫々シリコン酸化１１ｇ１５
、１６で絶縁した状態で、常圧気相成長法によってＢＰ
ＳＧ膜１７全１７に厚く被着させ、溝１４内部にＢＰＳ
Ｇ膜１７全１７した構造を示している。その後、このＢ
Ｐ８Ｇ膜１７全１７チバックして基板１１表面上に被着
しているＢＰＳＧ膜１７全１７することにより、第６図
のように溝１４内にのみＢＰ８Ｇ膜１７全１７された分
離領域を得ることができる。
半導体基板１１に深い溝１４を形成しかつ基板１１の表
面および溝１４の内面を夫々シリコン酸化１１ｇ１５
、１６で絶縁した状態で、常圧気相成長法によってＢＰ
ＳＧ膜１７全１７に厚く被着させ、溝１４内部にＢＰＳ
Ｇ膜１７全１７した構造を示している。その後、このＢ
Ｐ８Ｇ膜１７全１７チバックして基板１１表面上に被着
しているＢＰＳＧ膜１７全１７することにより、第６図
のように溝１４内にのみＢＰ８Ｇ膜１７全１７された分
離領域を得ることができる。
前述した分離領域は、ＢＰ８Ｇ膜１７全１７気相成長法
により埋設させているので、その成長途中で溝１４の開
口縁部での膜の成長が他の部分よりも大きくなり、第５
図に示したように溝１４の内部に空隙１８を残した状態
で溝１４の開口部のＢＰＳＧ膜１７全１７てしまう。そ
して、この状態でエッチバックを行なうため、最終的に
形成された分離領域に第６図の空隙１８が形成されてし
まう。
により埋設させているので、その成長途中で溝１４の開
口縁部での膜の成長が他の部分よりも大きくなり、第５
図に示したように溝１４の内部に空隙１８を残した状態
で溝１４の開口部のＢＰＳＧ膜１７全１７てしまう。そ
して、この状態でエッチバックを行なうため、最終的に
形成された分離領域に第６図の空隙１８が形成されてし
まう。
このような空隙１８が存在していると、後続の工程で空
隙１８内部にとり込まれた不純物、異物等が完全に除去
され難く、半導体装置の電気的特性に悪影響を与えると
共に、この分離領域上に設けられた絶縁膜、多結晶シリ
コン膜あるいは金属膜等のカバレジを著しく悪くシ、ま
た分離領域を横切る導電層をエツチングしたときにその
一部が空隙１８内に残されてこれが電気的短絡を引き起
す等の種々の問題が生じる。
隙１８内部にとり込まれた不純物、異物等が完全に除去
され難く、半導体装置の電気的特性に悪影響を与えると
共に、この分離領域上に設けられた絶縁膜、多結晶シリ
コン膜あるいは金属膜等のカバレジを著しく悪くシ、ま
た分離領域を横切る導電層をエツチングしたときにその
一部が空隙１８内に残されてこれが電気的短絡を引き起
す等の種々の問題が生じる。
前記空隙１８は、ＢＰＳＧ膜１７全１７ロー熱処理をい
くら行なってもなくすことは困難であシ、逆にリフロー
を過度に行なうと、ＢＰ８Ｇの粘性流動が原因し、溝パ
ターンの局所的な線密度に依存して埋設形状が変化され
てしまう。また、ＢＰＳＧ膜１７全１７気相成長法によ
って形成することにより空隙１８の発生を防止すること
も考えられるが、リフローのために充分な濃度のボロン
とリンを膜中に導入することができず実用は難かしい。
くら行なってもなくすことは困難であシ、逆にリフロー
を過度に行なうと、ＢＰ８Ｇの粘性流動が原因し、溝パ
ターンの局所的な線密度に依存して埋設形状が変化され
てしまう。また、ＢＰＳＧ膜１７全１７気相成長法によ
って形成することにより空隙１８の発生を防止すること
も考えられるが、リフローのために充分な濃度のボロン
とリンを膜中に導入することができず実用は難かしい。
本発明の半導体装置は、溝内にＢＰＳＧ膜を埋設して分
離領域を構成したものにおいて、溝内はＢＰＳＧ膜によ
って空隙が生じることなくしかもその表面が平坦状態に
埋設されている。
離領域を構成したものにおいて、溝内はＢＰＳＧ膜によ
って空隙が生じることなくしかもその表面が平坦状態に
埋設されている。
また、本発明の製造方法は、ボロンとリンとを不純物と
して含むポリシロキサン溶液を基板上に回転塗布する工
程と、塗布されたＢＰＳＧ膜を８５０℃以上でリフロー
熱処理する工程とを有している。
して含むポリシロキサン溶液を基板上に回転塗布する工
程と、塗布されたＢＰＳＧ膜を８５０℃以上でリフロー
熱処理する工程とを有している。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示しておシ、Ｐ型シリコン
基板ｌの表面にＮ型埋込コレクタ層２更にその上にＮ型
エピタキシャル層３を形成し、これらの層２，３を通し
て前記シリコン基板１に達する溝４を形成している。こ
の溝４は、幅を１．０μｍ。
基板ｌの表面にＮ型埋込コレクタ層２更にその上にＮ型
エピタキシャル層３を形成し、これらの層２，３を通し
て前記シリコン基板１に達する溝４を形成している。こ
の溝４は、幅を１．０μｍ。
深さ５μｍの殆んど垂直な形状である。そして、前記エ
ピタキシャル層３０表面および前記溝４の内面に夫々シ
リコンの熱は化膜５，６を形成しており、その上で溝４
内にはＢＰ８Ｇ膜７を空隙が生じることなく、シかもそ
の上面が平坦な状態で埋設している。
ピタキシャル層３０表面および前記溝４の内面に夫々シ
リコンの熱は化膜５，６を形成しており、その上で溝４
内にはＢＰ８Ｇ膜７を空隙が生じることなく、シかもそ
の上面が平坦な状態で埋設している。
製造方法を第２図（５）、（Ｂ）によシ説明する。
先ず、Ｐ型シリコン基板１上ＫＮ型埋込コレクタ層２お
よびＮ型エピタキシャル層３を形成後、同図（５）のよ
うにエピタキシャル層３の表面に熱酸化膜５と窒化シリ
コン膜８を形成する。そして、図外の７オトレジストを
用いたフォトエツチング法によってシリコン基板ＩＫ達
するｆｋ４を形成する。続いて、前記窒化シリコン膜８
をマスクにして溝４の内面を選択酸化し、ここに熱酸化
膜６を形成する。
よびＮ型エピタキシャル層３を形成後、同図（５）のよ
うにエピタキシャル層３の表面に熱酸化膜５と窒化シリ
コン膜８を形成する。そして、図外の７オトレジストを
用いたフォトエツチング法によってシリコン基板ＩＫ達
するｆｋ４を形成する。続いて、前記窒化シリコン膜８
をマスクにして溝４の内面を選択酸化し、ここに熱酸化
膜６を形成する。
次いで、シリコン基板１を回転塗布機（図示せず）にセ
ットして１１０００ｒｐ程度で回転させながら基板１の
表面にボロンとリンを不純物として含むポリシロキサン
溶液を滴下し、１５称間で塗布を行なう。これにより、
溝４の中に約２μｍ程度のポリシロキサン溶液が充填さ
れ、その後９００℃です７０−処理を行なうと同図（Ｂ
）の鎖線ＡのようにＢＰＳＧ膜７が形成される。即ち、
溝４の側壁や酸化膜５の表面には殆んど被着せず溝４内
の底部にのみ存在するようになる。
ットして１１０００ｒｐ程度で回転させながら基板１の
表面にボロンとリンを不純物として含むポリシロキサン
溶液を滴下し、１５称間で塗布を行なう。これにより、
溝４の中に約２μｍ程度のポリシロキサン溶液が充填さ
れ、その後９００℃です７０−処理を行なうと同図（Ｂ
）の鎖線ＡのようにＢＰＳＧ膜７が形成される。即ち、
溝４の側壁や酸化膜５の表面には殆んど被着せず溝４内
の底部にのみ存在するようになる。
以下、同様に回転塗布工程を２回目、３回目と繰返すこ
とにより、同図（坊の鎖線Ｂ１実線ＣのようにＢＰＳＧ
膜７が順次積層形成されて行く。本例では、３回のサイ
クル終了後ＢＰ８Ｇ膜７は殆んど平坦状態で溝４内に埋
設でき、しかも空隙は全く存在しない。
とにより、同図（坊の鎖線Ｂ１実線ＣのようにＢＰＳＧ
膜７が順次積層形成されて行く。本例では、３回のサイ
クル終了後ＢＰ８Ｇ膜７は殆んど平坦状態で溝４内に埋
設でき、しかも空隙は全く存在しない。
なお、基板ｌの表面酸化膜５上のＢＰＳＧ膜は極めて薄
いので、フッ酸水溶液によって軽くエツチング処理する
だけでこのＢＰＳＧ膜７を除去でき、ＢＰＳＧ膜を溝４
内にのみ残すことができる。
いので、フッ酸水溶液によって軽くエツチング処理する
だけでこのＢＰＳＧ膜７を除去でき、ＢＰＳＧ膜を溝４
内にのみ残すことができる。
更に本方法では、第３図のように基板ｌ上で塗布膜厚の
不均一性あるいは異なる基板間における塗布膜厚の不均
一性によって最終塗布サイクル後のＢＰＳＧ膜７の形状
が鎖線りのように多少凹型罠なっていても、続くリフロ
ー処理の表面張力によって実線Ｅのように良好な平坦形
状に修正できる。
不均一性あるいは異なる基板間における塗布膜厚の不均
一性によって最終塗布サイクル後のＢＰＳＧ膜７の形状
が鎖線りのように多少凹型罠なっていても、続くリフロ
ー処理の表面張力によって実線Ｅのように良好な平坦形
状に修正できる。
また、第４図（５）のように、ポリシロキサン溶液を厚
く塗布した１回目のサイクルです７０−前にＢＰＳＧ膜
にり２ツクＸが発生するようなことがあっても９００℃
程度のりフローを行なうことによシ同図（ト）のように
クラックは修復され、無欠陥の膜が得られる。同様に２
回目以後のサイクルにおいて同図（Ｑのようにクラック
Ｙが生じても、その後のりフローによって修復でき、結
果的にかなりの量でポリシロキサン溶液を充填してもク
ラックの心配はない。
く塗布した１回目のサイクルです７０−前にＢＰＳＧ膜
にり２ツクＸが発生するようなことがあっても９００℃
程度のりフローを行なうことによシ同図（ト）のように
クラックは修復され、無欠陥の膜が得られる。同様に２
回目以後のサイクルにおいて同図（Ｑのようにクラック
Ｙが生じても、その後のりフローによって修復でき、結
果的にかなりの量でポリシロキサン溶液を充填してもク
ラックの心配はない。
なお、本例ではポリシロキサン溶液の塗布サイクルが３
回の場合について説明したが２回でもあるいは４回以上
のサイクルで行なうようにしてもよい。また、す７０−
処理は８５０℃以上であれば有効である。更に、塗布や
りフローの条件は溝の大きさやポリシロキサン溶液の粘
性の相違に応じて適宜調整することはいうまでもない。
回の場合について説明したが２回でもあるいは４回以上
のサイクルで行なうようにしてもよい。また、す７０−
処理は８５０℃以上であれば有効である。更に、塗布や
りフローの条件は溝の大きさやポリシロキサン溶液の粘
性の相違に応じて適宜調整することはいうまでもない。
以上説明したように本発明は、狭い幅で深い溝内にボロ
ンとリンを含んだポリシロキサン溶液を塗布しかつこれ
をす７０−処理して溝内に埋設し、溝内に空隙を生じる
ことなくかつ表面の平坦化を図ってＢＰ８Ｇ膜を形成し
ているので、空隙の存在に伴なう従来の問題点を全て解
消し、微細多層配線の可能な高集積度の半導体装置を得
ることができる。
ンとリンを含んだポリシロキサン溶液を塗布しかつこれ
をす７０−処理して溝内に埋設し、溝内に空隙を生じる
ことなくかつ表面の平坦化を図ってＢＰ８Ｇ膜を形成し
ているので、空隙の存在に伴なう従来の問題点を全て解
消し、微細多層配線の可能な高集積度の半導体装置を得
ることができる。
第１図は本発明の半導体装置の要部の断面図、第２図（
５）、（Ｂ）は製造工程を説明するための断面図、第３
図はりフロー効果を説明する断面図、第４図囚〜（Ｑは
他のりフロー効果を説明する断面図、第５図および第６
図は従来構造の製造工程を示す断面図である。 １・・・・・・シリコン基板、２・・・・・・埋込コレ
クタ層、３・・・・・・エピタキシャル層、４・・・・
・・溝、５．６・・・・・・酸化膜、７・・・・・・Ｂ
ＰＳＧ膜、８・・・・・・窒化シリコン、１１・・・・
・・半導体基板、１４・・・・・・溝、１５，１６・・
・・・・酸化膜、１７・・・・・・ＢＰＳＧ膜、１８・
・・・・・空隙、Ｘ、Ｙ・・・・・・クラック。 ２４′：二′、・ 代理人 弁理士 内 原 晋、１ ’、”、１．
−７．″箱／−シリづン葵坂 ７−ｖｒｓｔｒｙ ／Ｉｆ−！２Ｔ系
５）、（Ｂ）は製造工程を説明するための断面図、第３
図はりフロー効果を説明する断面図、第４図囚〜（Ｑは
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図は従来構造の製造工程を示す断面図である。 １・・・・・・シリコン基板、２・・・・・・埋込コレ
クタ層、３・・・・・・エピタキシャル層、４・・・・
・・溝、５．６・・・・・・酸化膜、７・・・・・・Ｂ
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・・半導体基板、１４・・・・・・溝、１５，１６・・
・・・・酸化膜、１７・・・・・・ＢＰＳＧ膜、１８・
・・・・・空隙、Ｘ、Ｙ・・・・・・クラック。 ２４′：二′、・ 代理人 弁理士 内 原 晋、１ ’、”、１．
−７．″箱／−シリづン葵坂 ７−ｖｒｓｔｒｙ ／Ｉｆ−！２Ｔ系
Claims (1)
- 【特許請求の範囲】 １、半導体基板の表面に狭い幅で深い溝を形成し、この
溝内に絶縁材料を埋設して素子の分離領域を構成してな
る半導体装置において、前記絶縁材料にはボロンとリン
を不純物として含む硅酸ガラスを用いかつこれを空隙が
生ずることなく溝内に埋設してなることを特徴とする半
導体装置。 ２、溝の形状は幅２μｍ以下でかつ深さが３μｍ以上で
あり、垂直な側壁を有していることを特徴とする特許請
求の範囲第（１）項記載の半導体装置。 ３、半導体基板に狭い幅でかつ深い溝を形成する工程と
、この半導体基板上にボロンとリンを不純物として含む
ポリシロキサン溶液を回転塗布する工程と、８５０℃以
上でリフロー熱処理を施す工程とを含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8391685A JPS6249643A (ja) | 1985-04-19 | 1985-04-19 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8391685A JPS6249643A (ja) | 1985-04-19 | 1985-04-19 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6249643A true JPS6249643A (ja) | 1987-03-04 |
Family
ID=13815921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8391685A Pending JPS6249643A (ja) | 1985-04-19 | 1985-04-19 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6249643A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03169044A (ja) * | 1989-11-28 | 1991-07-22 | Nec Corp | 半導体集積回路 |
| US5561073A (en) * | 1992-03-13 | 1996-10-01 | Jerome; Rick C. | Method of fabricating an isolation trench for analog bipolar devices in harsh environments |
| JP2006196843A (ja) * | 2005-01-17 | 2006-07-27 | Toshiba Corp | 半導体装置およびその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57112047A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS59106133A (ja) * | 1982-12-09 | 1984-06-19 | Nec Corp | 集積回路装置 |
-
1985
- 1985-04-19 JP JP8391685A patent/JPS6249643A/ja active Pending
Patent Citations (2)
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