JPS6249663A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置の製造方法に関し、特に、バイポ
ーラ型半導体集積回路装置におけるベースのｉｉｌ権引
出部の形成方法の改良に関する。

［従来の技術］ 一般にバイポーラ型半導体集積回路装置におけるトラン
ジスタは、ｐｎ接合分離、選択酸化技術を用いた酸化膜
分離、また＃′ｉ３重拡敢を用いる方法などによって電
気的に独立した島内に形成される。ここでは、酸化膜分
離法ｔ法によってｎｐｎトランジスタを形成する方法に
ついて述べる。もちろん、これ以外の上記各檀分離法を
用いる場合、さらにはｐｎｐ）ランジスタについても適
用できるものである。

第４Ａ図ないし第４Ｅ図は、従来の製造方法による主要
工程段階における酸化膜分離法によるバイポーラ型ｎｐ
ｎ）ランジスタの断面！＃造を示す図である。以下、第
４Ａ図〜第４Ｅ図を：＃照して従来の製造方法について
詳細に説明する。

第４Ａ図において、低不純物濃度のＰ　！！ｉ！　（Ｐ
”［）シリコン基板（１）にコレクタ電極み層となる高
不純物濃度のｎ　ｔＭ（ｎ”！り層（２）が選択的に形
成される。

次にシリコン基板（１）およびｎ十型層（２）の上にｎ
−型エピタキシャル層（３）が形成される。

次に、下敷酸化膜（１０１）および窒化膜（２０１）が
ｎ一層（３）上の所定のｙＲ域に形成される。窒化膜（
２０１）をマスクとしてチギンネルカット用にｐ型不純
物をイオン注入して形成したｐ型層（４）のアニールと
同時に、窒化膜（２０１）をマスクとして厚い分離酸化
膜（１０２）が選択酸化により形成され、ｆ、４Ｂ図の
様な構造となる。

次に、選択酸化用のマスクとして用いられた窒化膜（２
０１）が′Ｆ″に、酸化膜（１０１）とともに除去され
た後に、改めてイオン注入保峡用の酸化膜（１０３）が
形成され、フォトレジスト膜をマスクとして、外部ベー
ス層となるｐ十型層（５）が形成される。さらに、上記
フォトレジスト膜を除去し、第４Ｃ図に示すように改め
てフォトレジスト膜（３０１）を所定の形状に形成し、
これをマスクとして活性ベース層となるｐ型層（６）が
イオン注入法により形成される。

次に、フォトレジスト膜（３０１）が除去され次後、一
般にリンシリケートガラス（ＰＳＧ　）であるパッシベ
ーション膜（４０１）が被看される。ベースイオン注入
層（５，６）のアニールとＰＳＧ膜（４０１）の焼き締
めとを兼ねた熱処理を行なって、中間段階の外部ベース
層（５１）および活性ベース層（６１）が形成される。

その後、第４Ｄ図に示すようにＰＳＧ膜（４０１）の予
め定められた領域にエミッタ電極用コンタクト孔（７０
）およびコレクタ電極用コンタクト孔（８０）が形成さ
れ、このコンタクト孔（７ｔｌ、　８０）ｔ−介してイ
オン注入法によりエミツタ層となるべきｎ＋型層（ηお
よびコレクタ電櫃収出層となるべきｎ十型層（８）が形
成される。

第４Ｅ図において、各イオン注入層をアニールし、外部
ベース層（５２）および活性ベース層（６２）が完成さ
れ、かつエミツタ層（７１）およびコレクタ電極取出層
（８１）が形成される。各開孔（５０，７０および８０
）にｔ極突抜は防止（たとえばＡＩと８１との反゛応の
防止）用の金属シリサイド膜（５０１）が形成される。

この金属シリサイド膜（５０１）には、白金シリサイド
（ｐｔ−８ｉ）、バクジクムシリサイド（ｐａ−８ｉ）
などが用いられる。金属シリサイド膜（５０１）上にア
ルミニクムＡｔのような低抵抗金属を用いてベース電極
配線（９）、エミッタ電極配線（１０）およびコレクタ
電極配線（１１）が形成される。

〔発明が解決しようとする問題点Ｊ ところで、トランジスタの周波数特性はベース−コレク
タ容量およびベース抵抗などに依存する。

したがって、トランジスタの周波数特性の同上企図るに
は、これらを小さくする必要がある。上述の従来の構造
におけるｐ＋型外部ベース層（５２）　Ｆｉベース抵抗
を低ドさせるために設けられている。

しかし、この外部ベース層（５２）はベース−コレクタ
容量を増大させるという欠点がある。

第５図は従来の方法で製造されたトランジスタの平面パ
ターン図である。ベース抵抗は第５図に示されるエミツ
タ層（７１）とベース電極収出用開孔（５０）との距離
りに依存する。従来の装置にふ−いては、ベース−極配
線（９）とエミッタ電極配線（１０）との間隔と電極配
線（９，１０）のそれぞれの開孔（５０，７０）からの
はみ出し分との合計距離となっている。

したがって、フォトエツチングの精度を向上して電極配
線間隔を小さくしても、上述のはみ出し分はどうしても
伐る。また、第５図に示されるエミツタ層（７１）と分
離酸化膜境界Ａとの間のベース領域は非活性領域であり
、ベース−コレクタ容量を増加させる。この非活性領域
をなくすために、エミツタ層（７１）が分離酸化膜に接
するフォールド・エミッタ構造とする方法がある。しか
しこの方法においても種々の欠点が生じる〇 第６Ａ図ないし第６Ｃ図は、第５図のｘ−ｘ’線におけ
る断面の一部を示す図である。以Ｆ％第６Ａ図〜第６Ｃ
図を参照して従来のフォールド・エミッタ構造の問題点
について説明する。

第６Ａ図はベース形成のために７オトレジスト膜（３０
１）をマスクとして　ｐ　ｆＭ不純物であるボロンを注
入した状恵を示す断面図である。次に、コンタクトホー
ルを形成するためにエミッタ領域（７）上の酸化膜（ｉ
０８）を除去する必要がある。しかし、このフォールド
・エミッタ構造においては、第６Ｂ図に示されるように
、分離酸化膜（１０２）の境界Ａが酸化膜除去時にオー
バーエツチングされ、エミッタ領域（７１）が図６Ｃ図
にＢで示されるように深くなる。この結果、電流増幅率
の制御性の低ド、さらには第６Ｃ図に示される部分Ｂの
ところでエミッターコレクタ間のショートが生ずる危険
性が大きい。

さらに、ベース抵抗と減少させる方法として、第７図に
示されるようなダブル・ベース構造とすることが多々あ
る。しかし、従来方法においては、ベース電極収出しな
どでベース領域が増大し、却ってベース−コレクタ容量
の増大と招くという欠点がるる。

また、従来の製造方法においては、エミッターベース接
合がベース電極取出面より深くされてお欠点もあった。

すなわち、微少低電流領域において、界面（エミッター
ベース鎖酸等）において再結合等により電流が吸収され
、電流増幅率の制御性が劣化するという問題点があった
。

それゆえ、この発明の目的は上述の欠点を除去し、ベー
ス抵抗およびベース−コレクタ容量を低下させ、かつ低
′＠流領域における電流増幅率の電流依存性を小さくし
、さらに周波数特性の良好な半導体装置を得ることがｏ
Ｔ＃ｉ、な半導体装置の製造方法を提供することである
。

〔問題点を解決するための手段〕

この発明における半導体装置の製造方法は、エミッタ領
域となる半導体基板＠成上にエミツク唄域形成用の不純
物拡散源を有するシリコン膜（単結晶、非晶質および多
結晶のいずれか）を形成し、ベース領域を一部このシリ
コン膜を介してイオン注入して形成し、次にこのシリコ
ン膜を用いてエミッタ領域を自己整合的にベース領域内
に形成する。さらに、自己整合的にエミッタ領域上の前
膜全形成してベースーエミッタ電極間を絶縁し、さらに
自己整合的にベース電極収出領域を形成する。このきき
、エミッターベース接合はベース電極取出面と同−深さ
に形成される。

〔作用〕

自己整合的にベース領域内にエミッタ領域を形成してい
るので、エミッタ領斌拡散源となり、かつ金属シリサイ
ド膜に接続されるシリコン膜等のパターンニングマスク
によって自己整合的にエミッターシリコン膜周辺に最小
のベース電極収出領域が形成される。

また、エミッタ領域上のシリコン膜とベース頼斌上の金
属シリサイド膜による配線との間には絶縁膜が介在する
だけであ、るので、エミツタ−ベース間隔はほぼこの絶
縁膜の膜厚となり小さくなる。

さらに、不純物拡散源となるシリコン膜からの不純物乞
エミッタ領域となるべき領域に拡散してエミッタ領域を
形成しているので、エミッタ領域形成時のイオン注入用
にコンタクト孔を形成する必要がない。したがって、エ
ミッタ領域上の酸化膜を除去する必要がなく、分離酸化
膜境界でのオーバーエツチングは生じることはないので
、エミッタ接合とベース領域とがほぼ平行な状態で分離
領域に接するようになる。

さらに、エミツタ−ベース接合がベース電＃ｉｎ出面と
同一の深さに形成されており、再結合による電流の吸収
がなく、低電流領域における電流増幅率の電流依存性が
小さくなっている。

〔発明の実施例］ 第１Ａ図ないし第１Ｋ図はこの発明の一実施例である酸
化膜分離法によるバイポーラ型ｎｐｎ）ランジスタの製
造方法の主要工程段階における断面図である。以下、第
１Ａ図ないし第１Ｋ図を参照してこの発明の一実施例で
ある半導体装置の製造方法について説明する。

第１Ａ図を参照して、ｐ−型シリコン基板（１）の所定
の領域にｎ中型コレクタ電極み層（２）、ｎ−型エピタ
キシャル層（３）、チャンネルカット用のｐ型層（４）
、分離酸化膜（１０２）、コレクタ電極取出領域となる
口十型拡敢層（８）が形成される。この各領域の形ｅ、
は、第４Ａ図および第４Ｂ図に示される従来と同様の方
法を用いて行なわれる。次に第４Ｂ図に示されるＦ攻酸
化膜（１０１）および窒化膜（２０１）が除去された後
、シリコン膜、好ましくはポリシリコン膜（６００）、
窒化膜（２０２）および酸化膜（１０４）がこの順に半
導体基板（１）の表面上に形成される。次に、予め定め
られたパターン形状を有するレジスト膜（３０３）をマ
スクとして、ポリシリコン膜（６００）、窒化膜（２０
２）および酸化膜（１０４）からなる多層膜をエツチン
グする。

このバターンニングにより、後にコレクタｔｉＩＸ出層
およびエミツタ層となる領域にのみ、酸化膜（１０４）
、窒化膜（２０２）、ポリシリコン膜（６００）が伐さ
れる。

第１Ｂ図を参照する。上述の工程で多層膜のパターンニ
ングに用いられたレジストＪｉｇ（３０３）’ｚ　マス
クとして、多層膜に含まれる酸化膜（Ｉｔ）４）の側壁
のみとサイドエツチングする。この結果、酸化膜（１０
４）はポリシリコン膜（６００）および窒化膜（２０２
）より内側に後退する。

第１Ｃ図において、窒化膜（２０２）ｔ”マスクとじて
選択酸化を行なって、酸化膜（１０５）が半導体基板表
面上の所定の領域に形成される。

第１Ｄ図において、酸化膜（１０４）をマスクとしてエ
ツチングを行なって窒化膜（２０２）および窒化膜（２
０２）の下地のポリシリコン膜（６０Ｌｌ）をパターン
ニングし、さらにはシリコン基＆　（ｎ″′″′″層３
め定められた膜厚をエツチング除去し、ベース電極とな
るべき部分は薄くされる。これは、エミッタ接合（活性
ベース領域−エミンタ領域間の接合〕がベース電極収出
面と同一の深さに形成されるようにすることにより電流
増幅率の電流依存性を小さくするためである。すなわら
、再結合における電流の吸収を除去し、低電流領域にお
いても確実に電流増幅率を制御できるようにする。

第１Ｅ図を参照する。酸化膜（１０４）が除去された後
、窒化膜（２０２）をマスクとする選択酸化により、酸
化膜（１０６）がポリシリコンｐＩＸ（６００）と酸化
膜（１０５）との間の半導体基板表面上に膜厚２００〜
３００ｎｍと薄く形成される。そして、この酸化膜（１
０６）はポリシリコン膜（６００）の側壁を覆う。

第１Ｆ図において、まず窒化膜（２０２）が除去される
。次に、酸化膜（１０６）ｉマスクとしてポリシリコン
膜（６１３０）にｎ十型不純物を尋人し、不純物含有ポ
リシリコン膜（６０１）が形成される。これによりポリ
シリコン膜（６０１）はエミッタ領域形成用の不純物拡
欣源となる。

第１Ｇ図において、ベース領域およびエミッタ領域が形
成される領域金除いた半導体基板上にレジスト膜（３０
４）を形成し、このレジストＭ　（３０４）ｔ−マスク
として酸化１１ｆ４　（１０６）を除去する。一方、酸
化膜（１０５）はベース領域とコレクタ領域とを分離す
るために残される。このため、酸化膜（１０５）は第１
ｃ図における選択酸化において１μｍと厚く形成される
。

さらに、このレジスト７１４％　（３０４）をマスクと
して、ｐ全不純物がイオン注入される。このとき、酸化
膜（ｌｔ１６）が除去された部分のｎ−型半導体頭板が
外部ベース層となる。また、ポリシリコン膜（６０２，
ｐ全不純物が注入されたポリシリコン膜６０１）のドの
活性ベース層となるべきイオン注入＠＊（６）ｒｉ、ポ
リシリコン膜（６０２）を介してｐ全不純物がイオン注
入されるので、外部ベース層となるべき饋［（５）に比
べ浅く形成される。次に、このレジス）　ｇ　（３０４
）のコレクタ頭板上の部分（第１Ｇ図中の破線の内側）
のみを取除き、これをマスクとしてシリコンＳ１をイオ
ン注入する。このとき、酸化膜（１０５）の一部分、外
部ベース頭板（５）およびポリシリコン膜（６０２）の
表面の浅い頭板に注入されるシリコン層は、後に電極引
き出し線となる金属シリサイド膜を形成する之めのもの
である。

第１Ｈ図において、レジスト膜（３０４）が除去された
後ｐ全不純物イオン注入層のアニーリングおよびポリシ
リコン膜（６０２）からのｎ十型不純物のシリコン基板
（３）への拡欣が同時に行なわれる。この結果、エミッ
タ＠　＃　（７）が自己整合的に形成されるとともに、
外部ベース領域（５１）が活性ベース頭＊　（６１）よ
りも若干深くかつ低抵抗に形成される。次に低温（８０
０℃〜９ｔｌＯ℃程度）での酸化を行ない、ｎ中型ポリ
シリコン膜（６０３，６０１）上に厚い酸化膜（１０７
）が、ｐ中型シリコン基板（５１）上に薄い酸化膜Ｑｏ
８）が、およびポリシリコン膜（６０３）の側壁に酸化
膜（１０９）が各々形成される。これは、ｎ型不純物の
燐または砒素などを高礎度に金むシリコン、ポリシリコ
ンにおいては、低温はど増速酸化が行なわれるというよ
く知られた事実を利用している。さらに、全表面に窒化
膜（２０３）が被着される。

第１工図において、全表面にａ、ｔされた窒化膜（２（
７３）に異方性エンチング（Ｒ工Ｅ）を行なってポリシ
リコン膜（６０３）の側壁にのみ窒化膜（２０３）を伐
した後、再びＲ工Ｅによりてポリシリコンｉ　（６０３
゜６０１）　　上および外部ベース領域（５１）上に形
成された酸化膜（１０７，１０８）に異方性エツチング
を行なって、外部ベース領域（５１）上の薄い酸化膜（
１０８）およびポリシリコン膜（６０３，６０１）上の
酸化ｄ　（１０７）が除去さバる。このようにして、ポ
リシリコン膜（６０３）側壁にのみ酸化膜（１０９）−
窒化膜（２０３）を残す。

第１．Ｔ図において、全表面に白金Ｐｔ１チタンＴｉ等
の金属を被着させた後、アニール処理と行ない、第１Ｇ
図においてシリコンＳ１をイオン注入した頭板に白金シ
リサイド、チタンシリサイド等の金属シリサイド膜を形
成しくただし、ポリシリコンｉ　（６０３）側壁は窒化
膜で覆われでいるためシリサイド化しない）、伐ったシ
リサイド化しない金１４ｖｘ王水にて除去する。このよ
うＶＣして、コレクタ、ベースおよびエミッタ各電極の
電極引き出し線（９’、　１０“、１１’）が形成され
る。

第１Ｋ図において、たとえばＡＩなどの低抵抗金属を用
いてベース電極配線（９）エミッタ電極配線（ｌＯ）（
第１Ｋ図には図示せず）およびコレクタ電極配線（１１
）がそれぞれ形成される。第１Ｋ図から見られるように
、エミツタ−ベース間間隔はほぼポリシリコン膜（６０
３）側壁の酸化膜（１０９）と窒化膜（２０３）との膜
厚であって、ベース抵抗Ｉ／ｉ弗常に小さくなっている
。

第２図は上述の発明の一実施例において製造されたトラ
ンジスタの平面パターン図であり、第５図に示される従
来法のトランジスタの平面パターン図に対応するもので
ある。第２図に示されるように、エミッタ電極配線（１
０）につながるポリシリコンＩｌｌ　（６０３）は、エ
ミッタ領域（７）の拡敢源となっているから、図中のＡ
のところでエミッタ領域（７）が分離酸化膜（１０２）
に接することになる。また、第６図に示される従来の方
法と異なり、エミッタ領域（７）はポリシリコン膜（６
０３）からの不純物拡散により自己整合的に形成される
ので、ベース′領域が分離酸化膜（１０２）近傍でオー
バエツチングされて狭くなることはない。すなわち、第
３図に示されるように、エミッタ領域（７０）と活性ベ
ース領域（６）とはポリシリコン膜（６０３）を介して
同時に形成されるので、はぼ平行であり、ベース幅は一
定である。したがって、ベース面積はエミッターベース
電極間のはみ出し領域がなくなっていることとベース電
極取出［域が自己整合的に最小面積で形成されているこ
とと合わせて大幅に小さくなりベース−コレクタ容量が
低減される。ま之、第２［ｆｌに見られるように、ベー
スｔＩＬ極引き出し線（９′）はエミッタ領域（７）の
三方周囲に形成されているので、自動的にダブル・ベー
ス構造となっており、ベース領域の増大をもたらすこと
なくベース抵抗が大幅に低減される。

また、エミッタ接合がベース電極収出−と同一の深さに
形成されているので、界面における再結合による電流の
吸収がなく、低電流領域における電流増幅率の電流依存
性が小さくなっている。

また言うまでもないが、この発明はｐｎｐ　トランジス
タの製造にも適用できるものである。

〔発明の効果〕

以上のように、この発明によれば、エミッタ領域上のシ
リコン膜とベース頭板上の金属シリサイド膜間には絶縁
膜が介在するだけであるので、エミッターベース間隔を
実効的に小さくでき、その結果ベース抵抗が小さくなっ
て半導体装置の同波数特性が向上する。

また、エミッタ領域形成用の不純物をエミッタ領域とな
るべき領域にシリコン膜を拡飲源として不純物拡散して
エミッタ領域を形成し、これと同時にベース＠板形成用
の不純物をさらに半導体基板に拡散してベース領域を完
成させているので、分離領域境界がオーバエツチングさ
れることがなく、エミッタ領域とベース領域とをほぼ平
行な状態で分離酸化膜領域に接するようにすることがで
きる。

また、ベース電＃Ｌ収出領域がエミッタ領域形成のパタ
ーンに対し自己整合的に最小面積で形成されるので、非
活性ベース領域が大幅に低減される。

さらに、第１Ａ図のレジスト膜（３０３）のパターン寸
法からサイドエツチングおよび選択酸化時のいわゆるバ
ードビークの食い込みによって、エミツタ層を形成する
ポリシリコン膜（６０３）のパターン寸法は１以ドにな
るので、容易にサグミクロン１陽のエミッタ領域を実現
することができる。

また、エミッタ接合がベース電極収出−と同一の深さと
なっているので、電流増幅率の電流依存性が小さくなっ
ている。以上のようにして、周波数特性が同上した半導
体集積回路装置の製造が可能となる。

【図面の簡単な説明】

第１Ａ図ないし第１Ｋ図はこの発明の一実施例による製
造方法の主要工程段階における断面構造を示す図である
。第２図はこのダを男の方法で製造サレタトランジスタ
の平面パターン図である。第３図はこの発明における半
導体装置の分離酸化膜境界近傍の断面模式図である。第
４Ａ図ないし第４Ｅ図は従来の製造方法の主要工程段階
における半導体装置の状態を示す断面図である。第５図
は従来方法で製造されたトランジスタの平面パターン図
である。第６Ａ図ないし第６Ｃ図は従来方法でエミッタ
層？分離酸化膜に接するように形成し之場合における分
離酸化膜近傍の断面模式図である。第７図は従来方法で
製造さ７′Ｌ念ダブル・ベース構造のトランジスタの平
面パターン図である。 図において、１はｐ−型シリコン基板、２１Ｌｉｎ＋型
コレクタ電極み層、３はｎ−型エピタキシャル層、５は
外部ベース層となるべき領域、５１．５２ｒｉ外部ベー
ス領域、６　、６１．６２は活性ベース領域、７゜７１
ハエミンタｐ域、８．８１ｒｉコレクタ電櫃取出頭域、
９ｒｉベース電極配線、１０ｆｉエミツタ電極配線、１
１はコレクタ電極配線、５０はベース電極用コンタクト
孔、７０はエミッタ電極用コンタクト孔、８０けコレク
タ電極用コンタクト孔、１０２は分離酸化膜、１０３　
、１０４　、１０５　、１０６　、１０７　、１０８　
、１０９は酸化膜、２０２　、２０３は窒化膜、３０３
　、３０４はフォトレジスト膜、４０１はパンシベーシ
ョン膜、５０１　、９’、　１０’、１１は金属シリブ
イ　ド膜、６００　、６０１　、６０２　、６０３はポ
リシリコン膜である。 なお、図中、同一符号は同一または相当部分を示す。 代　理　人　　大　　岩　　　増　　雄第１図 第１図 第１図 第１図 第１図 第１図 第２図 第３図 第７図 １θ 第４図 Ａ 第４図 第４１！１ 第５図 第６図 手続補正書（２）°Ｌ） １．事件の表示　　　特願昭６０−１９１０１３号２、
発明の名称　　　半導体装置の製造方法３、補正をする
者 代表者　志　岐　守　哉 ４、代理人 ５、補正の対象 明ｍ書の発明の詳細な説明の欄および図面６、補正の内
容 （１）明細書をつぎのとおり訂正する。 （２１図面の第１図ｘ、Ｊ、に、を別紙のとおシ訂正す
る。 （３）図面の第３図を別紙のとおシ訂正する。 （４）図面の第４図Ｅを別紙のとおシ訂正する。 （６）図面の第６図Ｃを別紙のとおシ訂正する。 ７、ｍ付書類の目録 図面の第１図Ｉ、Ｊ、に、第３図、第４図Ｅおよび第６
図Ｃ各１通 販　　上 第１図 ■ 第１図 に 第３図 第４図 第６図

Claims (2)

【特許請求の範囲】
1. （１）第１導電型の半導体基板上にエミッタ領域、コレ
   クタ領域およびベース領域を備える半導体装置の製造方
   法であつて、前記半導体装置は分離領域により隣接する
   他の半導体装置と電気的に絶縁されており、 前記半導体基板表面上にシリコン膜、窒化膜および酸化
   膜をこの順に堆積させ、この多層膜に対してエッチング
   を行なうことにより、前記半導体板基上の予め定められ
   た領域に前記多層膜を形成する第１のステップと、 前記多層膜に含まれる酸化膜のみをサイドエッチングし
   て前記窒化膜および前記シリコン膜より内側に後退させ
   る第２のステップと、 前記窒化膜をマスクとして選択酸化を行なつて前記半導
   体基板上の予め定められた領域に第１の酸化膜を形成す
   る第３のステップと、 前記サイドエッチングされた酸化膜をマスクとして前記
   窒化膜、前記シリコン膜および前記半導体基板の予め定
   められた深さの領域を選択的に異方性エッチングを行な
   つて除去する第４のステップと、 前記選択的にエッチングされた窒化膜をマスクとして選
   択酸化を行なつて、前記シリコン膜と前記第１酸化膜と
   の間の前記半導体基板表面上に第２の酸化膜を形成する
   第５のステップと、 前記第２の酸化膜をマスクとして、前記第１導電型の不
   純物を前記シリコン膜に導入する第６のステップと、 前記ベース領域の電極取出部となる領域上の前記第２の
   酸化膜を除去する第７のステップと、前記ベース領域と
   なるべき領域に、第２導電型の不純物を導入する第８の
   ステップと、 前記シリコン膜、前記ベース領域および前記ベース領域
   周辺の前記第１の酸化膜の予め定められた領域の各表面
   にシリコンを導入する第９のステップと、 前記半導体基板に加熱処理を施して前記シリコン膜から
   前記第１導電型の不純物を前記エミッタ領域となるべき
   領域へ拡散して前記エミッタ領域を形成し、かつ同時に
   前記ベース領域を完成する第１０のステップと、 前記半導体基板に低温酸化処理を施して酸化膜を形成し
   、さらにその上に窒化膜を形成して、この２層膜に対し
   て異方性エッチングを行なうことにより、前記エミッタ
   領域に接続されるシリコン膜の側壁に第３の酸化膜と窒
   化膜の２層膜を形成する第１１のステップと、 前記シリコンを導入した領域の内、前記シリコン膜の側
   壁を除いた領域に金属シリサイド膜を形成する第１２の
   ステップと、 前記半導体基板上の予め定められた領域にコレクタ電極
   、ベース電極およびエミッタ電極となる電極配線を各々
   設ける第１３のステップとを含む半導体装置の製造方法
   。
2. （２）前記第４の工程において、選択的に除去される前
   記半導体基板の予め定められた深さは、エミツタ−ベー
   ス接合がベース電極取出層と同一の深さに形成されるよ
   うに定められた深さである、特許請求の範囲第１項記載
   の半導体装置の製造方法。