JPS5989458A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5989458A JPS5989458A JP57201292A JP20129282A JPS5989458A JP S5989458 A JPS5989458 A JP S5989458A JP 57201292 A JP57201292 A JP 57201292A JP 20129282 A JP20129282 A JP 20129282A JP S5989458 A JPS5989458 A JP S5989458A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体装置の製造方法に係り、特にバイポー
ラ形半導体集積回路装置（以下ｒＢ工Ｐ・工Ｃ」という
。）におけるトランジスタの電極引き出し部の形成方法
の改良に関するものである。
ラ形半導体集積回路装置（以下ｒＢ工Ｐ・工Ｃ」という
。）におけるトランジスタの電極引き出し部の形成方法
の改良に関するものである。
一般に、Ｂ工Ｐ・工Ｃにおけるトランジスタは、ｐｎ接
合分離、選択酸技術を用いた酸化膜分離、または三重拡
散を用いる方法などによって電気的に独立した島内に形
成される。ここでは酸化膜分離法によってｎｐｎ ）ラ
ンジスタを形成する方法について述べる。勿論、これ以
外の上記各種分離法を用いる場合、さらにはｐｎｌ）
）ランジスタについても適用できるものでおる。
合分離、選択酸技術を用いた酸化膜分離、または三重拡
散を用いる方法などによって電気的に独立した島内に形
成される。ここでは酸化膜分離法によってｎｐｎ ）ラ
ンジスタを形成する方法について述べる。勿論、これ以
外の上記各種分離法を用いる場合、さらにはｐｎｌ）
）ランジスタについても適用できるものでおる。
第１図（ａ）〜（、）は従来の製造方法の主要工程段階
における状態を示す断面図である。以下この図について
従来の方法を簡単に説明する。低不純物濃度のｐ形（ｐ
−形）シリコン基板（１１にコレクタ埋込層となる高不
純物濃度のｎ形（ｎ形）層（２）を選択的に形成した後
、それらの上にｎ−形エピタキシャル層（３）を成長さ
せる〔第１図（ａ） 〕〕膜に、下敷酸化膜（１０１）
の上に形成した窒化膜（２０１）をマスクとして選択酸
化を施して厚い分離酸化膜（１０２）を形成するが、こ
のときこの分離酸化膜（１０２）の下にはチャネルカッ
ト用のｐ形層（４）が同時に形成される〔第１図（ｂ）
〕。次に、上述の選択酸化用のマスクとして用いた蟹化
膜（２０１）を下敷酸化膜（１０１）とともに除去して
、あらためてイオン注入保護用の酸化膜（１０３）を形
成し、ホトレジスト膜（この段階でのホトレジスト膜は
図示せず）をマスクとして外部ベース層となるｐ形層（
５）を、更に、上記ホトレジスト膜を除去し、あらため
てホトレジスト膜（ＳＯｌ）を形成し、これをマスクと
して活性ベース層となるｐ形層（６）をイオン注入法に
よって形成する〔第１図（Ｃ）〕。つづいて、ホトレジ
スト膜（３０１）を除去し、一般にホスシリケートガラ
ス（ＰＳＧ）からなるパッシベーション膜（４０１）
ｔｔ 被着させ、ベースイオン注入層（５）、（６）の
アニールとＰＳ（）膜（４０１）の焼しめとをかねた熱
処理を行なって、中間段階の外部ベース層（５１）およ
び活性ベース層（６１）とした後、ＰＳＧ膜（４０１）
に所要の開口（７０）および（８０）を形成して、イオ
ン注入法によってエミツタ層となるべきｎ形層（７）お
よびコレクタ電極取り出し層となるべきｎ形層（８）を
形成する〔第１図（ｄ）〕。その後、各イオン注入層を
アニールして、外部ベース層（５２）および活性ベース
層（６２）を完成させるとともにエミツタ層（７１）お
よびコレクタ電極取り出し層（８１）を形成した後に、
ベース電極取り出し用の開口（５０）を形成し、各開口
部（５０）ｌ （７０）および（８０）に電極の突き抜
は防止用の金属シリサイド〔白金シリサイド（ｐｔ−県
）、パラジウムシリサイド（ｐａ−ｓｔ）など〕膜（５
０１）を形成した上で、アルミニウム（Ａｔ）のような
低抵抗金属によってベース電極配線＋９１．エミッタ電
極配線（１０）およびコレクタ電極配線（川を形成する
。
における状態を示す断面図である。以下この図について
従来の方法を簡単に説明する。低不純物濃度のｐ形（ｐ
−形）シリコン基板（１１にコレクタ埋込層となる高不
純物濃度のｎ形（ｎ形）層（２）を選択的に形成した後
、それらの上にｎ−形エピタキシャル層（３）を成長さ
せる〔第１図（ａ） 〕〕膜に、下敷酸化膜（１０１）
の上に形成した窒化膜（２０１）をマスクとして選択酸
化を施して厚い分離酸化膜（１０２）を形成するが、こ
のときこの分離酸化膜（１０２）の下にはチャネルカッ
ト用のｐ形層（４）が同時に形成される〔第１図（ｂ）
〕。次に、上述の選択酸化用のマスクとして用いた蟹化
膜（２０１）を下敷酸化膜（１０１）とともに除去して
、あらためてイオン注入保護用の酸化膜（１０３）を形
成し、ホトレジスト膜（この段階でのホトレジスト膜は
図示せず）をマスクとして外部ベース層となるｐ形層（
５）を、更に、上記ホトレジスト膜を除去し、あらため
てホトレジスト膜（ＳＯｌ）を形成し、これをマスクと
して活性ベース層となるｐ形層（６）をイオン注入法に
よって形成する〔第１図（Ｃ）〕。つづいて、ホトレジ
スト膜（３０１）を除去し、一般にホスシリケートガラ
ス（ＰＳＧ）からなるパッシベーション膜（４０１）
ｔｔ 被着させ、ベースイオン注入層（５）、（６）の
アニールとＰＳ（）膜（４０１）の焼しめとをかねた熱
処理を行なって、中間段階の外部ベース層（５１）およ
び活性ベース層（６１）とした後、ＰＳＧ膜（４０１）
に所要の開口（７０）および（８０）を形成して、イオ
ン注入法によってエミツタ層となるべきｎ形層（７）お
よびコレクタ電極取り出し層となるべきｎ形層（８）を
形成する〔第１図（ｄ）〕。その後、各イオン注入層を
アニールして、外部ベース層（５２）および活性ベース
層（６２）を完成させるとともにエミツタ層（７１）お
よびコレクタ電極取り出し層（８１）を形成した後に、
ベース電極取り出し用の開口（５０）を形成し、各開口
部（５０）ｌ （７０）および（８０）に電極の突き抜
は防止用の金属シリサイド〔白金シリサイド（ｐｔ−県
）、パラジウムシリサイド（ｐａ−ｓｔ）など〕膜（５
０１）を形成した上で、アルミニウム（Ａｔ）のような
低抵抗金属によってベース電極配線＋９１．エミッタ電
極配線（１０）およびコレクタ電極配線（川を形成する
。
第２図はこの従来方法で製造されたトランジスタの平面
パターン図である。ところで、トランジスタの周波数特
性はペース・コレクタ容量およびベース抵抗などに依存
し、周波数特性の向上にはこれらを小さくする必要があ
る。上記構造ではペース抵抗を低下するためにｐ形外部
ベース層（５２）を設けたのであるが、これはペース・
コレクタ容量の増大を招くという欠点がある。また、ベ
ース抵抗はエミツタ層（７１）とベース電極開口（５０
）との距離Ｄ１にも依存し、従来のものではベース電極
配線（９）とエミッタ電極配線（１０）との間隔と各電
極配線＋９１ 、 Ｄｏｔの各開口（５０）＋ （７０
）からのはみ出し分との合計距離となっており、ホトエ
ツチングの精度を向上して電極配線間隔を小さくしても
、上記はみ出し分はどうしても残る。
パターン図である。ところで、トランジスタの周波数特
性はペース・コレクタ容量およびベース抵抗などに依存
し、周波数特性の向上にはこれらを小さくする必要があ
る。上記構造ではペース抵抗を低下するためにｐ形外部
ベース層（５２）を設けたのであるが、これはペース・
コレクタ容量の増大を招くという欠点がある。また、ベ
ース抵抗はエミツタ層（７１）とベース電極開口（５０
）との距離Ｄ１にも依存し、従来のものではベース電極
配線（９）とエミッタ電極配線（１０）との間隔と各電
極配線＋９１ 、 Ｄｏｔの各開口（５０）＋ （７０
）からのはみ出し分との合計距離となっており、ホトエ
ツチングの精度を向上して電極配線間隔を小さくしても
、上記はみ出し分はどうしても残る。
この発明は以上のような点に鑑みてなされたもので、エ
ミツタ層とベース電極取り出し部とが自己整合的に近接
し、かつ、ダブルペース構造にすることによってペース
抵抗の小さいトランジスタの製造方法を提供するもので
ある。
ミツタ層とベース電極取り出し部とが自己整合的に近接
し、かつ、ダブルペース構造にすることによってペース
抵抗の小さいトランジスタの製造方法を提供するもので
ある。
第３図（ａ）〜（ｆ）はこの発明に係る半導体装置の製
遣方法の一実施例の主要工程段階における状態を示す断
面図である。同図において、（６０１）、 （６１１）
。
遣方法の一実施例の主要工程段階における状態を示す断
面図である。同図において、（６０１）、 （６１１）
。
（６１２）はポリシリコン膜、（２０２＞、 （２０３
） ハ窒化膜、（１０４）、 （１０りはポリシリコン
膜を酸化して形成した酸化膜、（１０５）は基板を低温
酸化して形成された酸化膜、（５０１）、 （５１１）
、 （５１２）は金属シリケート膜である。
） ハ窒化膜、（１０４）、 （１０りはポリシリコン
膜を酸化して形成した酸化膜、（１０５）は基板を低温
酸化して形成された酸化膜、（５０１）、 （５１１）
、 （５１２）は金属シリケート膜である。
次に、上記構成による半導体装置の製造工程について説
明する。まず、第３図（ａ）に示すように、従来と同様
にしてｐ−形シリコン基板（１）にコレクタ埋込層とな
るｎ形層（２）を選択的に形成した後、その上にｎ−形
エピタキシャル層（３）を成長させ、更に分離酸化膜（
１０２）を形成し、同時にチャネルカット用のｐ形層（
４）を形成し、更にベース領域（６）をイオン注入によ
って形成した後、このとき保護膜として用いた酸化膜（
１０３）の上に窒化膜（２０２）を形成し、コレクタ層
（３）とベース層（６）との接合の基体表面への露出部
が保護されるように、この部分のみを残して他をエツチ
ング除去した後に、該窒化膜（２０２）の上を含めて全
上面にポリシリコン膜（６０１）をデポジションする。
明する。まず、第３図（ａ）に示すように、従来と同様
にしてｐ−形シリコン基板（１）にコレクタ埋込層とな
るｎ形層（２）を選択的に形成した後、その上にｎ−形
エピタキシャル層（３）を成長させ、更に分離酸化膜（
１０２）を形成し、同時にチャネルカット用のｐ形層（
４）を形成し、更にベース領域（６）をイオン注入によ
って形成した後、このとき保護膜として用いた酸化膜（
１０３）の上に窒化膜（２０２）を形成し、コレクタ層
（３）とベース層（６）との接合の基体表面への露出部
が保護されるように、この部分のみを残して他をエツチ
ング除去した後に、該窒化膜（２０２）の上を含めて全
上面にポリシリコン膜（６０１）をデポジションする。
次に、第３図（ｂ）に示すように、ポリシリコン膜（６
０１）の上に窒化膜（２０３）をデポジションして、エ
ミツタ層およびコレクタ引出し層を形成すべき部位の上
の部分が残るように窒化膜（２０３）をパターニングし
、この窒化膜（２０３）をマスクとして、ポリシリコン
膜（６０１）を選択酸化して、エミツタ層形成部位の上
にポリシリコン膜（６１１）をコレクタ引き出し層形成
部位上にポリシリコン膜（６１２）を残して、他の部分
のポリシリコン膜（６０１）を酸化膜（１０４）とする
。このとき、エミツタ層形成部位上のポリシリコン膜（
６１１）は保護用窒化膜（２０２）に重ならないように
、コレクタ引出し層形成部位上のポリシリコン膜（６１
２）は窒化膜（２０２）に一部室なるように形成する０
そして、上面からｎ形イオン注入を施して上記ポリシリ
コン膜（６１１）、 （６１２）にｎ形イオンを注入さ
せる。ここで、イオン注入領域は酸化膜（１０４）のマ
スク作用によって決まる０このように、酸化膜（１０４
）はイオン注入時のマスクとして用いるのであるからそ
の厚さは３０００ Ａ程度あれば十分で、ポリシリコン
膜（６０１）が厚いときには、それを少しエツチングし
て薄くしてから選択酸化した方が作業効率がよい。次に
第３図（Ｃ）に示すように、上記ポリシリコン膜（６１
１）、 （６１２）からｎ彫工鈍物を拡散させてエミツ
タ層（７）およびコレクタ引出し層（８）を形成したの
ち酸化膜（１０４）を全面除去する。
０１）の上に窒化膜（２０３）をデポジションして、エ
ミツタ層およびコレクタ引出し層を形成すべき部位の上
の部分が残るように窒化膜（２０３）をパターニングし
、この窒化膜（２０３）をマスクとして、ポリシリコン
膜（６０１）を選択酸化して、エミツタ層形成部位の上
にポリシリコン膜（６１１）をコレクタ引き出し層形成
部位上にポリシリコン膜（６１２）を残して、他の部分
のポリシリコン膜（６０１）を酸化膜（１０４）とする
。このとき、エミツタ層形成部位上のポリシリコン膜（
６１１）は保護用窒化膜（２０２）に重ならないように
、コレクタ引出し層形成部位上のポリシリコン膜（６１
２）は窒化膜（２０２）に一部室なるように形成する０
そして、上面からｎ形イオン注入を施して上記ポリシリ
コン膜（６１１）、 （６１２）にｎ形イオンを注入さ
せる。ここで、イオン注入領域は酸化膜（１０４）のマ
スク作用によって決まる０このように、酸化膜（１０４
）はイオン注入時のマスクとして用いるのであるからそ
の厚さは３０００ Ａ程度あれば十分で、ポリシリコン
膜（６０１）が厚いときには、それを少しエツチングし
て薄くしてから選択酸化した方が作業効率がよい。次に
第３図（Ｃ）に示すように、上記ポリシリコン膜（６１
１）、 （６１２）からｎ彫工鈍物を拡散させてエミツ
タ層（７）およびコレクタ引出し層（８）を形成したの
ち酸化膜（１０４）を全面除去する。
次に、第３図（ｄ）に示すように、上面に低温酸化を施
して、露出ベース層（６）の面に酸化ｉ （１０５）を
、ポリシリコン湘（６１１）、 （６１２）の側面に酸
化膜（１０６）を形成する。この時よく知られているよ
うに低温酸化ではポリシリコン上の酸化膜（１０６）は
厚く、シリコン基体上の酸化膜（１０５）は薄く形成さ
れる。
して、露出ベース層（６）の面に酸化ｉ （１０５）を
、ポリシリコン湘（６１１）、 （６１２）の側面に酸
化膜（１０６）を形成する。この時よく知られているよ
うに低温酸化ではポリシリコン上の酸化膜（１０６）は
厚く、シリコン基体上の酸化膜（１０５）は薄く形成さ
れる。
次いで第３図（ｅ）に示すように、リアクティブ・イオ
ン・エツチング（Ｒ工Ｅ）などの異方性エツチングを施
して、ポリシリコン膜（６１１）、 （６１２）の側面
の酸化膜（１Ｃ＋６）を残してベース層（６）の表面の
酸化膜（１０りを除去した後に、窒化膜（２０３）を熱
リン酸などを用いて全面除去して、（このとき窒化膜’
（２０２）も一部除去されるが、コレクタ・ベース接合
は酸化膜（１０３）で保護されている。）このようにし
て露出したベース層（６）、ポリシリコン膜（６１１）
および（６１２）の表面に金属シリサイド膜（５０１）
。
ン・エツチング（Ｒ工Ｅ）などの異方性エツチングを施
して、ポリシリコン膜（６１１）、 （６１２）の側面
の酸化膜（１Ｃ＋６）を残してベース層（６）の表面の
酸化膜（１０りを除去した後に、窒化膜（２０３）を熱
リン酸などを用いて全面除去して、（このとき窒化膜’
（２０２）も一部除去されるが、コレクタ・ベース接合
は酸化膜（１０３）で保護されている。）このようにし
て露出したベース層（６）、ポリシリコン膜（６１１）
および（６１２）の表面に金属シリサイド膜（５０１）
。
（５１１）および（５１２）をそれぞれ形成する。つづ
いて、第３図（ｆ）に示すように、リンケイ酸ガラスの
よウナパツシベーション膜（４０１）を形成し、所要位
置に開孔をしたのち、アルミニウムからなるベース電極
配線（９ｊ、エミッタ電極配＠ （１０１（第３図（ｆ
）には図示せず。〕、およびコレクタ電極配線圓を形成
する。第４図はこのようにして得られたトランジスタの
平面パターン図である。
いて、第３図（ｆ）に示すように、リンケイ酸ガラスの
よウナパツシベーション膜（４０１）を形成し、所要位
置に開孔をしたのち、アルミニウムからなるベース電極
配線（９ｊ、エミッタ電極配＠ （１０１（第３図（ｆ
）には図示せず。〕、およびコレクタ電極配線圓を形成
する。第４図はこのようにして得られたトランジスタの
平面パターン図である。
このようにして、得られたトランジスタでは、エミツタ
層（７）はエミッタ電極配線（１０）に金属シリサイド
膜（５１１）が重畳されたポリシリコン膜（６１：Ｌ）
で接続され、ベース電極配線（９）のためのノくツシベ
ーション膜（４０，１）への開孔位置は従来例とは異な
って、ポリシリコン膜（６１１）の近くにでき、さらに
、このベース電極配線（９）は金属シリサイド膜（５０
１）に接続され酸化膜（１０６）によって自己整合的に
エミッタ領域から分離されている。また、ベースの金属
シリサイド（５０１）は、図のようにエミツタ領域をと
り囲んでおり、いわゆるダブルベース構造になっている
。従来のダブルベース構造では、ベース電極および開孔
領域が大きくなり、容量増大の欠点があったが、この発
明では特別な電極も開孔も不要でなく、容量の増大もな
くて、ベース抵抗を下げることができる。
層（７）はエミッタ電極配線（１０）に金属シリサイド
膜（５１１）が重畳されたポリシリコン膜（６１：Ｌ）
で接続され、ベース電極配線（９）のためのノくツシベ
ーション膜（４０，１）への開孔位置は従来例とは異な
って、ポリシリコン膜（６１１）の近くにでき、さらに
、このベース電極配線（９）は金属シリサイド膜（５０
１）に接続され酸化膜（１０６）によって自己整合的に
エミッタ領域から分離されている。また、ベースの金属
シリサイド（５０１）は、図のようにエミツタ領域をと
り囲んでおり、いわゆるダブルベース構造になっている
。従来のダブルベース構造では、ベース電極および開孔
領域が大きくなり、容量増大の欠点があったが、この発
明では特別な電極も開孔も不要でなく、容量の増大もな
くて、ベース抵抗を下げることができる。
第５図はこの発明の方法で形成されたトランジスタの他
の例を示す平面パターン図で、酸化膜（１０３） ヲｘ
ミッタ領域のホリシリコンＱ （６１１） ノ一部分
の下を通って分離酸化膜（ユ０２）とシリコン島との境
界部分上に残すようにすることによっていわゆるウォー
ルドエミッタ構造となるのを防止できる。
の例を示す平面パターン図で、酸化膜（１０３） ヲｘ
ミッタ領域のホリシリコンＱ （６１１） ノ一部分
の下を通って分離酸化膜（ユ０２）とシリコン島との境
界部分上に残すようにすることによっていわゆるウォー
ルドエミッタ構造となるのを防止できる。
このウォールド−エミッタ構造とは、第４図の構造のよ
うにエミッタ・ベース接合が分離酸化膜（１０２）に接
する構造を云い、このウォールド・エミッタ構造ではコ
レクターエミッタ・パイプ（Ｃ−Ｅｐｉｐｅ）による接
合不良が発生し易いが、第５図の構造ではこれを避ける
ことができる。
うにエミッタ・ベース接合が分離酸化膜（１０２）に接
する構造を云い、このウォールド・エミッタ構造ではコ
レクターエミッタ・パイプ（Ｃ−Ｅｐｉｐｅ）による接
合不良が発生し易いが、第５図の構造ではこれを避ける
ことができる。
なお、前述の選択酸化用のマスク形成の際の窒化膜のバ
ターニングにおいて、オーバ・エツチングによるサイド
エツチング効果を利用するなどの方法でさらにエミツタ
幅を小さくできることは勿論である。また、以上ｎｐｎ
）ランジスタの場合について説明したが、ｐｎｐトラ
ンジスタについても同様にできることは言うまでもない
。さらに、素子間分離については前述の各種分離法が適
用可能である。
ターニングにおいて、オーバ・エツチングによるサイド
エツチング効果を利用するなどの方法でさらにエミツタ
幅を小さくできることは勿論である。また、以上ｎｐｎ
）ランジスタの場合について説明したが、ｐｎｐトラ
ンジスタについても同様にできることは言うまでもない
。さらに、素子間分離については前述の各種分離法が適
用可能である。
以上説明したように、この発明に係る半導体装置の製造
方法によればエミツタ層は、そのエミツタ層拡散形成に
用いたポリシリコン膜上の金属シリサイド膜にＪ：って
、エミッタ電極配線に接続されるようにし、ベース電極
配線はエミツタ層から、その上のポリシリコン膜の側面
を酸化して形成した酸化膜の厚さだけ離れた位置まで金
属シリサイド膜が延びてつなかつており、自己整合的構
造となっており、力）つダブルベース構造になっている
ので、ペニス抵抗を極端に小さくできる。さらに、エミ
ッタ拡散をポリシリコン膜を経て行なうので、浅く精度
よく形成できる。また、このポリシリコン膜をエミツタ
層形成領域上に残すのに選択酸化を用いているので、エ
ミツタ幅を従来よりも狭くすることができる。
方法によればエミツタ層は、そのエミツタ層拡散形成に
用いたポリシリコン膜上の金属シリサイド膜にＪ：って
、エミッタ電極配線に接続されるようにし、ベース電極
配線はエミツタ層から、その上のポリシリコン膜の側面
を酸化して形成した酸化膜の厚さだけ離れた位置まで金
属シリサイド膜が延びてつなかつており、自己整合的構
造となっており、力）つダブルベース構造になっている
ので、ペニス抵抗を極端に小さくできる。さらに、エミ
ッタ拡散をポリシリコン膜を経て行なうので、浅く精度
よく形成できる。また、このポリシリコン膜をエミツタ
層形成領域上に残すのに選択酸化を用いているので、エ
ミツタ幅を従来よりも狭くすることができる。
第１図は従来の半導体装置の製造方法を説明するための
その主黴段階における状態を示す断面図、第２図は上記
従来の製造方法で得られたトランジスタの平面図、第３
図はこの発明の一実施例の方法を説明するためのその主
要段階における状態を示す断面図、第４図はこの実施例
の方法になるトランジスタの一例の平面図、第５図は同
じくトランジスタの他の例の平面図である。 図において、（ｌ）はシリコン基板、（３）はコレクタ
層、（６）はベース層、（７１はエミツタ層、（８ｊは
コレクク電極取９出し層、［９＋ 、 （ｔｏ＋ 、
（ｕ）は低抵抗金属配線、（ユｏｓ）は酸化シリコン膜
、（ユ０４）、 （１０５）、 （ユｏａ）は酸化膜、
（２０２）は駕化シリコン膜、（２０３）はマスク（］
（１１） 、（４０１）はパッシベーション膜、（５０
１）、 （５１１）、 （５１２）は金属シリサイド膜
、（６０１）。 （６１１）、 （６１２）はポリシリコン膜である。 なお、図中同一符号は同一または相当部分を示す０ 代理人 葛 野 信 −（外１名） 第１図 第１図 第２図 第３図 第３図 特許庁長官殿 １．事件の表示 特願昭５７−２０１２９２号２
、発明の名称 半導体装置の製造方法３、補正をす
る者 事件との関係 特許出願人 代表者片山仁へ部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号
５、補正の対象 明細書の特許請求の範囲および発明の詳細な説明の欄 ６、補正の内容 （１）明細書の特許請求の範囲を添付別紙のとおりに訂
正する。 （２）明細書の第１１頁第５行に「不要でなく」とある
のを「必要でなく」と訂正する。 ７、添付書類の目録 訂正後の特許請求の範囲を示す書面 １通以上 特許請求の範囲 ｉｌｌ コレクタ層となるべき第１伝導形領域とその
表面部の一部にベース層となるべき第２伝導形領域とが
形成されたシリコン基板の表面の上記第１伝導形領域と
上記第２伝導形領域との接合部を含む部位に酸化シリコ
ン膜および窒化シリコン膜を順次重ねて形成する第１の
工程、上記窒化シリコン膜の上を含む上記シリコン基板
の表面上に直接シリコン膜を形成し、エミツタ層および
コレクタ電極取り出し層を形成すべき部位の上を除く上
記シリコン膜の部分を選択酸化法によって酸化させる第
２の工程、この第２の工程で得られた酸化膜をマスクと
して上記エミツタ層およびコレクタ電極取り出し層を形
成すべき部位の上の上記シリコン膜に高濃度に第１伝導
形の不純物を拡散させる第３の工程、上記シリコン基板
へ上記シリコン膜から上記不純物を拡散させて、上記エ
ミツタ層を形成した後に上記酸化膜を除去する第４の工
程、上記第２の工程の選択酸化に用いたマスクを再度マ
スクとして低温酸化を施して上記シリコン膜の側壁には
厚い酸化膜を、上記第４の工程で露出した上記シリコン
基板の表面には薄い酸化膜を形成する第５の工程、上記
シリコン膜の側壁には酸化工程で露出した上記シリコン
膜上面および上記シリコン基板の表面に金属シリサイド
膜を形成する第７の工程、及び全上面にノくツシベーシ
ョン膜をデポジションしたのち、上記金属シリサイド膜
の上に所要の電極窓を開孔させ、この電極窓を介して上
記金属シリサイド膜につながる低抵抗金属配線を形成す
る第８の工程を備えたことを特徴とする半導体装置の製
造方法０ （２） シリコン膜としてポリシリコン膜を用しＡる
ことを特徴とする特許請求の範囲第１項記載の半導体装
置の製造方法。
その主黴段階における状態を示す断面図、第２図は上記
従来の製造方法で得られたトランジスタの平面図、第３
図はこの発明の一実施例の方法を説明するためのその主
要段階における状態を示す断面図、第４図はこの実施例
の方法になるトランジスタの一例の平面図、第５図は同
じくトランジスタの他の例の平面図である。 図において、（ｌ）はシリコン基板、（３）はコレクタ
層、（６）はベース層、（７１はエミツタ層、（８ｊは
コレクク電極取９出し層、［９＋ 、 （ｔｏ＋ 、
（ｕ）は低抵抗金属配線、（ユｏｓ）は酸化シリコン膜
、（ユ０４）、 （１０５）、 （ユｏａ）は酸化膜、
（２０２）は駕化シリコン膜、（２０３）はマスク（］
（１１） 、（４０１）はパッシベーション膜、（５０
１）、 （５１１）、 （５１２）は金属シリサイド膜
、（６０１）。 （６１１）、 （６１２）はポリシリコン膜である。 なお、図中同一符号は同一または相当部分を示す０ 代理人 葛 野 信 −（外１名） 第１図 第１図 第２図 第３図 第３図 特許庁長官殿 １．事件の表示 特願昭５７−２０１２９２号２
、発明の名称 半導体装置の製造方法３、補正をす
る者 事件との関係 特許出願人 代表者片山仁へ部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号
５、補正の対象 明細書の特許請求の範囲および発明の詳細な説明の欄 ６、補正の内容 （１）明細書の特許請求の範囲を添付別紙のとおりに訂
正する。 （２）明細書の第１１頁第５行に「不要でなく」とある
のを「必要でなく」と訂正する。 ７、添付書類の目録 訂正後の特許請求の範囲を示す書面 １通以上 特許請求の範囲 ｉｌｌ コレクタ層となるべき第１伝導形領域とその
表面部の一部にベース層となるべき第２伝導形領域とが
形成されたシリコン基板の表面の上記第１伝導形領域と
上記第２伝導形領域との接合部を含む部位に酸化シリコ
ン膜および窒化シリコン膜を順次重ねて形成する第１の
工程、上記窒化シリコン膜の上を含む上記シリコン基板
の表面上に直接シリコン膜を形成し、エミツタ層および
コレクタ電極取り出し層を形成すべき部位の上を除く上
記シリコン膜の部分を選択酸化法によって酸化させる第
２の工程、この第２の工程で得られた酸化膜をマスクと
して上記エミツタ層およびコレクタ電極取り出し層を形
成すべき部位の上の上記シリコン膜に高濃度に第１伝導
形の不純物を拡散させる第３の工程、上記シリコン基板
へ上記シリコン膜から上記不純物を拡散させて、上記エ
ミツタ層を形成した後に上記酸化膜を除去する第４の工
程、上記第２の工程の選択酸化に用いたマスクを再度マ
スクとして低温酸化を施して上記シリコン膜の側壁には
厚い酸化膜を、上記第４の工程で露出した上記シリコン
基板の表面には薄い酸化膜を形成する第５の工程、上記
シリコン膜の側壁には酸化工程で露出した上記シリコン
膜上面および上記シリコン基板の表面に金属シリサイド
膜を形成する第７の工程、及び全上面にノくツシベーシ
ョン膜をデポジションしたのち、上記金属シリサイド膜
の上に所要の電極窓を開孔させ、この電極窓を介して上
記金属シリサイド膜につながる低抵抗金属配線を形成す
る第８の工程を備えたことを特徴とする半導体装置の製
造方法０ （２） シリコン膜としてポリシリコン膜を用しＡる
ことを特徴とする特許請求の範囲第１項記載の半導体装
置の製造方法。
Claims (1)
- 【特許請求の範囲】 ｆｉ＋ コレクタ層となるべき第１伝導形領域とその
表面部の一部にベース層となるべき第２伝導形領域とが
形成されたシリコン基板の表面の上記第１伝導形領域と
上記第２伝導形領域との接合部を含む部位に酸化シリコ
ン膜および窒化シリコン膜を順次重ねて形成する第１の
工程、上記窒化シリコン膜の上を含む上記シリコン基板
の表面上に直接シリコン膜を形成し、エミツタ層および
コレクタ電極数９出し層を形成すべき部位の上を除く上
記シリコン膜の部分を選択酸化法によって酸化させる第
２の工程、この第２の工程で得られた酸化膜をマスクと
して上記エミツタ層およびコレクタ電極取り出し層を形
成すべき部位の上の上記シリコン膜に高濃度に第１伝導
形の不純物を拡散させる第３の工程、上記シリコン基板
へ上記シリコン膜から上記不純物を拡散させて、上記エ
ミツタ層を形成した後に上記酸化膜を除去する第４の工
程、上記第２の工程の選択酸化に用いたマスクを再度マ
スクとして低温酸化を施して上記シリコン膜の側壁には
厚い酸化膜を、上記第４の工程で露出した上記シリコン
基板の表面には薄い酸化膜を形成する第５の工程、上記
第５の工程で用いた上記マスクを除去した後に、上記シ
リコン膜の側壁には酸化膜を残して、上記シリコン基板
の表面上の上記薄い酸化膜を除去する第６の工程、上記
第６の工程で露出した上記シリコン膜上面および上記シ
リコン基板の表面に金属シリサイド膜を形成する第７の
工程、及び全上面にパッシベーション膜をデポジション
したのち、上記金属シリサイド膜の上に所要の電極窓を
開孔させ、この電極窓を介して上記金属シリサイド膜に
つながる低抵抗金属配線を形成する第８の工程を備えた
ことを特徴とする半導体装置の製造方法。 （２） シリコン膜としてポリシリコン膜を用いるこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57201292A JPS5989458A (ja) | 1982-11-15 | 1982-11-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57201292A JPS5989458A (ja) | 1982-11-15 | 1982-11-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5989458A true JPS5989458A (ja) | 1984-05-23 |
| JPH0136710B2 JPH0136710B2 (ja) | 1989-08-02 |
Family
ID=16438557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57201292A Granted JPS5989458A (ja) | 1982-11-15 | 1982-11-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5989458A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61147572A (ja) * | 1984-12-20 | 1986-07-05 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS62114268A (ja) * | 1985-11-13 | 1987-05-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US4933295A (en) * | 1987-05-08 | 1990-06-12 | Raytheon Company | Method of forming a bipolar transistor having closely spaced device regions |
| US5064773A (en) * | 1988-12-27 | 1991-11-12 | Raytheon Company | Method of forming bipolar transistor having closely spaced device regions |
-
1982
- 1982-11-15 JP JP57201292A patent/JPS5989458A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61147572A (ja) * | 1984-12-20 | 1986-07-05 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS62114268A (ja) * | 1985-11-13 | 1987-05-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US4933295A (en) * | 1987-05-08 | 1990-06-12 | Raytheon Company | Method of forming a bipolar transistor having closely spaced device regions |
| US5064773A (en) * | 1988-12-27 | 1991-11-12 | Raytheon Company | Method of forming bipolar transistor having closely spaced device regions |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0136710B2 (ja) | 1989-08-02 |
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