JPS6249736B2 - - Google Patents
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- JPS6249736B2 JPS6249736B2 JP56191462A JP19146281A JPS6249736B2 JP S6249736 B2 JPS6249736 B2 JP S6249736B2 JP 56191462 A JP56191462 A JP 56191462A JP 19146281 A JP19146281 A JP 19146281A JP S6249736 B2 JPS6249736 B2 JP S6249736B2
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- oxide film
- silicon
- layer
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
Landscapes
- Weting (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、特に、シリコ
ン酸化膜上に多結晶シリコンを堆積して多結晶シ
リコンのパターンを形成し、この多結晶シリコン
をマスクとして下のシリコン酸化膜をエツチング
する工程において、多結晶シリコンの下のシリコ
ン酸化膜がエツチングされることをなくし、これ
をまたいで設けられる上層の多結晶シリコン層や
アルミなどの多層配線を容易に精度よく形成する
ことを可能にした半導体装置の製造方法を提供す
るものである。
ン酸化膜上に多結晶シリコンを堆積して多結晶シ
リコンのパターンを形成し、この多結晶シリコン
をマスクとして下のシリコン酸化膜をエツチング
する工程において、多結晶シリコンの下のシリコ
ン酸化膜がエツチングされることをなくし、これ
をまたいで設けられる上層の多結晶シリコン層や
アルミなどの多層配線を容易に精度よく形成する
ことを可能にした半導体装置の製造方法を提供す
るものである。
多層配線構造をもつ従来の半導体装置たとえば
シリコンゲートMOS集積回路は、第１図に示さ
れる構造を有している。第１図において、１はＰ
形単結晶シリコン、２は局部酸化法により形成さ
れたシリコン酸化膜、３，５はシリコン酸化膜、
４，７は多結晶シリコン層、６は多結晶シリコン
層４と７の間を分離する酸化膜、８はN+拡散
層、９は気相成長法により形成された例えばシリ
コン酸化膜のような絶縁被膜、１０は絶縁被膜９
に形成した電極形成用の開口部内に露呈する部分
に繋り、電極あるいは、配線を形成するためのア
ルミニウムなどの金属層、そして１１は絶縁被膜
よりなる保護膜である。
シリコンゲートMOS集積回路は、第１図に示さ
れる構造を有している。第１図において、１はＰ
形単結晶シリコン、２は局部酸化法により形成さ
れたシリコン酸化膜、３，５はシリコン酸化膜、
４，７は多結晶シリコン層、６は多結晶シリコン
層４と７の間を分離する酸化膜、８はN+拡散
層、９は気相成長法により形成された例えばシリ
コン酸化膜のような絶縁被膜、１０は絶縁被膜９
に形成した電極形成用の開口部内に露呈する部分
に繋り、電極あるいは、配線を形成するためのア
ルミニウムなどの金属層、そして１１は絶縁被膜
よりなる保護膜である。
このような構造を有する半導体装置は第２図か
ら第５図に示される順序で製造される。まず、第
２図で示すように、Ｐ型単結晶シリコン基板１の
主面に局部酸化法により厚いシリコン酸化膜２を
形成した後、MOSトランジスタのゲート酸化膜
および容量を構成する薄いシリコン酸化膜３を成
長し、この上に多結晶シリコン４を堆積する。こ
の多結晶シリコンは堆積後にその全面にリンを蒸
着するかもしくは不純物を含んだ多結晶シリコン
層を堆積するかのいずれかの方法で形成される。
また、多結晶シリコンのパターン形成はレジスト
をマスクとして用いる周知の選択エツチング処理
によつてなされる。このエツチングにはフツ酸−
硝酸系混合液を用いたウエツトエツチングや、フ
レオンガスを用いたプラズマエツチングが一般に
実施されている。多結晶シリコンのエツチング
後、レジストを除去する。次にフツ酸−フツ化ア
ンモニウム系混合液で、多結晶シリコンをマスク
としてゲート酸化膜３を選択的にエツチングす
る。第３図はこのエツチング処理を施したのちの
状態を示す図であり、図示するようにシリコン酸
化膜２の一部もエツチングされる。さらに多結晶
シリコン４の端の部分では、多結晶シリコンの下
のシリコン酸化膜がエツチングされ、多結晶シリ
コン４の両端が廂状突出部４１，４２となる。
ら第５図に示される順序で製造される。まず、第
２図で示すように、Ｐ型単結晶シリコン基板１の
主面に局部酸化法により厚いシリコン酸化膜２を
形成した後、MOSトランジスタのゲート酸化膜
および容量を構成する薄いシリコン酸化膜３を成
長し、この上に多結晶シリコン４を堆積する。こ
の多結晶シリコンは堆積後にその全面にリンを蒸
着するかもしくは不純物を含んだ多結晶シリコン
層を堆積するかのいずれかの方法で形成される。
また、多結晶シリコンのパターン形成はレジスト
をマスクとして用いる周知の選択エツチング処理
によつてなされる。このエツチングにはフツ酸−
硝酸系混合液を用いたウエツトエツチングや、フ
レオンガスを用いたプラズマエツチングが一般に
実施されている。多結晶シリコンのエツチング
後、レジストを除去する。次にフツ酸−フツ化ア
ンモニウム系混合液で、多結晶シリコンをマスク
としてゲート酸化膜３を選択的にエツチングす
る。第３図はこのエツチング処理を施したのちの
状態を示す図であり、図示するようにシリコン酸
化膜２の一部もエツチングされる。さらに多結晶
シリコン４の端の部分では、多結晶シリコンの下
のシリコン酸化膜がエツチングされ、多結晶シリ
コン４の両端が廂状突出部４１，４２となる。
次に第４図に示すように第２ゲート酸化膜を形
成するための処理によりシリコン酸化膜５，６を
形成する。この処理で形成されたシリコン酸化膜
５はゲート酸化膜となり、一方シリコン酸化膜６
は層間絶縁酸化膜となり、また廂状突出部４１の
下部はゲート酸化膜で埋められる。
成するための処理によりシリコン酸化膜５，６を
形成する。この処理で形成されたシリコン酸化膜
５はゲート酸化膜となり、一方シリコン酸化膜６
は層間絶縁酸化膜となり、また廂状突出部４１の
下部はゲート酸化膜で埋められる。
次に再び多結晶シリコン７を堆積し、レジスト
Ａをマスクとして選択エツチング処理を施し多結
晶シリコン７のパターンの形成をする。
Ａをマスクとして選択エツチング処理を施し多結
晶シリコン７のパターンの形成をする。
次いで、第５図で示すように、例えばイオン注
入法などによりN+拡散層８を形成し、この後、
気相成長法によりシリコン酸化膜９を全面に堆積
し、さらに、堆積したシリコン酸化膜９の所定部
分に電極窓を穿ち、アルミニウムなどからなる電
極を形成する。
入法などによりN+拡散層８を形成し、この後、
気相成長法によりシリコン酸化膜９を全面に堆積
し、さらに、堆積したシリコン酸化膜９の所定部
分に電極窓を穿ち、アルミニウムなどからなる電
極を形成する。
以上の過程を経ることによつて、主要部分の形
成が全て終了し、こののち、主表面を表面保護膜
で被覆することによつて第１図で示した構造が得
られる。ところで、第３図に示した多結晶シリコ
ン４の廂状突出部４１と４２は第２ゲート酸化膜
形成後、少しそりがるようになる。この半導体装
置の主面上全面に多結晶シリコン７を堆積する場
合、下の第１層多結晶シリコン４の廂状突出部４
２の下に沿つて多結晶シリコン７が成長しても、
多結晶シリコン４の端部の形状は改善されない。
成が全て終了し、こののち、主表面を表面保護膜
で被覆することによつて第１図で示した構造が得
られる。ところで、第３図に示した多結晶シリコ
ン４の廂状突出部４１と４２は第２ゲート酸化膜
形成後、少しそりがるようになる。この半導体装
置の主面上全面に多結晶シリコン７を堆積する場
合、下の第１層多結晶シリコン４の廂状突出部４
２の下に沿つて多結晶シリコン７が成長しても、
多結晶シリコン４の端部の形状は改善されない。
このような多結晶シリコンの突出部４２の反り
上りは、レジストＡによりパターン形成をすると
きに次のような問題の発生原因となる。レジスタ
Ａとしてボジ型のフオトレジストすなわち露光さ
れる部分が現像により溶解するフオトレジストを
用いた場合、Ｂの部分では多結晶シリコンの廂状
突出部４２の下の窪みに対応して第２層目の多結
晶シリコン７にも窪みが形成されるため、この窪
みの中に入り込んだフオトレジストには光が当り
にくく、このため多結晶シリコンの廂状突出部４
２に対応する部分でフオトレジストの現像残りが
生じる。従つてフオトレジストＡとマスクとして
多結晶シリコン７をエツチングしてもこの部分で
第２層多結晶シリコン７のエツチング残りが生じ
やすい。また、ネガ型のフオトレジストを用いる
ことにより多結晶シリコンの廂状突出部４２に対
応する部分におけるレジスト残りを防いだ場合に
おいても、このような部分では多結晶シリコン７
を完全に除去することが困難である。例えば水溶
液のエツチング液を用いた場合、この部分へのエ
ツチング液の廻り込みが遅いため均一なエツチン
グができない。また、エツチング液を用いるウエ
ツトエツチングにかえて、平行平板型の電極構造
をもつプラズマエツチング装置を用いるプラズマ
エツチングとした場合、シリコン基板に垂直方向
のエツチングのみ選択的に進行するため、やはり
廂状突出部４２の下に出来る窪内の多結晶シリコ
ンのエツチング残りが生じやすい。
上りは、レジストＡによりパターン形成をすると
きに次のような問題の発生原因となる。レジスタ
Ａとしてボジ型のフオトレジストすなわち露光さ
れる部分が現像により溶解するフオトレジストを
用いた場合、Ｂの部分では多結晶シリコンの廂状
突出部４２の下の窪みに対応して第２層目の多結
晶シリコン７にも窪みが形成されるため、この窪
みの中に入り込んだフオトレジストには光が当り
にくく、このため多結晶シリコンの廂状突出部４
２に対応する部分でフオトレジストの現像残りが
生じる。従つてフオトレジストＡとマスクとして
多結晶シリコン７をエツチングしてもこの部分で
第２層多結晶シリコン７のエツチング残りが生じ
やすい。また、ネガ型のフオトレジストを用いる
ことにより多結晶シリコンの廂状突出部４２に対
応する部分におけるレジスト残りを防いだ場合に
おいても、このような部分では多結晶シリコン７
を完全に除去することが困難である。例えば水溶
液のエツチング液を用いた場合、この部分へのエ
ツチング液の廻り込みが遅いため均一なエツチン
グができない。また、エツチング液を用いるウエ
ツトエツチングにかえて、平行平板型の電極構造
をもつプラズマエツチング装置を用いるプラズマ
エツチングとした場合、シリコン基板に垂直方向
のエツチングのみ選択的に進行するため、やはり
廂状突出部４２の下に出来る窪内の多結晶シリコ
ンのエツチング残りが生じやすい。
以上のように、従来法では、第１層多結晶シリ
コン４のパターンに沿つて第２層目の多結晶シリ
コンが残り、島状の第１層多結晶シリコン上で隣
りあう、第２層多結晶シリコンのパターン間で短
絡現像を起し、特性不良の原因となることがしば
しばあつた。
コン４のパターンに沿つて第２層目の多結晶シリ
コンが残り、島状の第１層多結晶シリコン上で隣
りあう、第２層多結晶シリコンのパターン間で短
絡現像を起し、特性不良の原因となることがしば
しばあつた。
本発明は以上説明した従来の半導体装置の製造
方法における欠点を除去するためになされたもの
で、本発明の製造方法の特徴は、半導体基板上に
成長させたシリコン酸化膜の上にリンをドープし
た多結晶シリコンを堆積したのち、レジストをマ
スクとして多結晶シリコンのパターンを形成し、
この多結晶シリコンの表面を水蒸気雰囲気中で酸
化し、次いで多結晶シリコンの表面に形成された
酸化膜と、ゲート酸化膜の双方を同時に化学的方
法によつてエツチングすることにより、多結晶シ
リコンパターンの端部直下のシリコン酸化膜がエ
ツチングされることをなくし、多結晶シリコンの
パターンを横切つて多層配線を形成するときの精
度を高め、パターン形成を容易にするところにあ
る。
方法における欠点を除去するためになされたもの
で、本発明の製造方法の特徴は、半導体基板上に
成長させたシリコン酸化膜の上にリンをドープし
た多結晶シリコンを堆積したのち、レジストをマ
スクとして多結晶シリコンのパターンを形成し、
この多結晶シリコンの表面を水蒸気雰囲気中で酸
化し、次いで多結晶シリコンの表面に形成された
酸化膜と、ゲート酸化膜の双方を同時に化学的方
法によつてエツチングすることにより、多結晶シ
リコンパターンの端部直下のシリコン酸化膜がエ
ツチングされることをなくし、多結晶シリコンの
パターンを横切つて多層配線を形成するときの精
度を高め、パターン形成を容易にするところにあ
る。
次に本発明にかかる半導体装置の製造方法の一
例を第６図〜第９図を参照して詳しく説明する。
先ず、局部酸化法によりＰ形単結晶シリコン基板
１にフイールド酸化膜２を成長し、次にゲート酸
化膜３を約650Åの厚さに成長する。この上に多
結晶シリコン４を4500Åの厚さで堆積したのち、
この多結晶シリコンにリンをドープして多結晶シ
リコンのシート抵抗を50〜100Ω／□にし、さら
にフオトレジストをマスクとして多結晶シリコン
４のパターンを形成する（第６図）。
例を第６図〜第９図を参照して詳しく説明する。
先ず、局部酸化法によりＰ形単結晶シリコン基板
１にフイールド酸化膜２を成長し、次にゲート酸
化膜３を約650Åの厚さに成長する。この上に多
結晶シリコン４を4500Åの厚さで堆積したのち、
この多結晶シリコンにリンをドープして多結晶シ
リコンのシート抵抗を50〜100Ω／□にし、さら
にフオトレジストをマスクとして多結晶シリコン
４のパターンを形成する（第６図）。
次に水蒸気雰囲気中で酸化処理を施すことによ
つて、多結晶シリコン４の表面に酸化膜１２を形
成する（第７図）。例えば酸化温度900℃、酸化時
の雰囲気を90℃の温水中を通した酸素ガス雰囲気
とし、15分間酸化すると、多結晶シリコンの表面
が酸化され、厚さ約850Åの酸化膜１２が成長す
る。この酸化処理では同時にゲート酸化膜３の厚
さも増すが、リンが高濃度にドープされた多結晶
シリコンと、シリコン基板１の酸化速度は著しく
異なるため、ゲート酸化膜厚の増加は極めて少な
く、多結晶シリコンの表面に形成される酸化膜厚
とほぼ同一の厚さになる。次に、フツ酸−フツ化
アンモニウム系混合液を用いて多結晶シリコン４
でおおわれていない部分のゲート酸化膜をエツチ
ングすると、同時に多結晶シリコン４の表面に形
成された酸化膜１２も除去され、第８図に示すよ
うな形状になる。すなわち、上記のように多結晶
シリコンの表面を覆う酸化膜１２とゲート酸化膜
３が同時にエツチングされるため、第３図で示し
たように多結晶シリコン４の端部直下の酸化膜が
エツチングされ、廂状突出部が形成される現象は
生じない。
つて、多結晶シリコン４の表面に酸化膜１２を形
成する（第７図）。例えば酸化温度900℃、酸化時
の雰囲気を90℃の温水中を通した酸素ガス雰囲気
とし、15分間酸化すると、多結晶シリコンの表面
が酸化され、厚さ約850Åの酸化膜１２が成長す
る。この酸化処理では同時にゲート酸化膜３の厚
さも増すが、リンが高濃度にドープされた多結晶
シリコンと、シリコン基板１の酸化速度は著しく
異なるため、ゲート酸化膜厚の増加は極めて少な
く、多結晶シリコンの表面に形成される酸化膜厚
とほぼ同一の厚さになる。次に、フツ酸−フツ化
アンモニウム系混合液を用いて多結晶シリコン４
でおおわれていない部分のゲート酸化膜をエツチ
ングすると、同時に多結晶シリコン４の表面に形
成された酸化膜１２も除去され、第８図に示すよ
うな形状になる。すなわち、上記のように多結晶
シリコンの表面を覆う酸化膜１２とゲート酸化膜
３が同時にエツチングされるため、第３図で示し
たように多結晶シリコン４の端部直下の酸化膜が
エツチングされ、廂状突出部が形成される現象は
生じない。
なお、多結晶シリコン４の酸化をより低温で行
えば、リンをドープした多結晶シリコンとＰ形単
結晶シリコン基板１との酸化速度比をより大きく
することも可能である。このような配慮により多
結晶シリコン４の上に形成される酸化膜１２の膜
厚を次工程でエツチングされるゲート酸化膜３の
膜厚より厚くして、酸化膜エツチングで残りを生
じるようにするならば、層間絶縁性能が向上す
る。
えば、リンをドープした多結晶シリコンとＰ形単
結晶シリコン基板１との酸化速度比をより大きく
することも可能である。このような配慮により多
結晶シリコン４の上に形成される酸化膜１２の膜
厚を次工程でエツチングされるゲート酸化膜３の
膜厚より厚くして、酸化膜エツチングで残りを生
じるようにするならば、層間絶縁性能が向上す
る。
次に第９図に示すように、第２のゲート酸化処
理によりシリコン酸化膜５，６を形成し、さら
に、第２層目の多結晶シリコン７を堆積し、これ
を選択的にエツチングしてパターン形成をする。
この場合、従来の方法のように多結晶シリコン４
の廂状突出部が形成されることがないため、パタ
ーン形成時のマスクとなるフオトレジストの現像
残りが生じるような事はなく、さらにエツチング
においても残りは生じない。このようにして所定
の構造とされた基板上に気相成長法により、シリ
コン酸化膜を堆積すると、段差部分での形状がす
こぶる良好となる。
理によりシリコン酸化膜５，６を形成し、さら
に、第２層目の多結晶シリコン７を堆積し、これ
を選択的にエツチングしてパターン形成をする。
この場合、従来の方法のように多結晶シリコン４
の廂状突出部が形成されることがないため、パタ
ーン形成時のマスクとなるフオトレジストの現像
残りが生じるような事はなく、さらにエツチング
においても残りは生じない。このようにして所定
の構造とされた基板上に気相成長法により、シリ
コン酸化膜を堆積すると、段差部分での形状がす
こぶる良好となる。
以上説明した本発明の製造方法を駆使して形成
された半導体装置には次のような長所がある。す
なわち、シリコンゲートMOSトランジスタ集積
回路装置の製造に際して不可欠なゲート酸化膜の
エツチングにおいて、ゲート電極となる多結晶シ
リコン直下のゲート酸化膜のエツチングがなく多
結晶シリコンが廂状に突出することはない。この
ため、多層の多結晶シリコンやアルミニウムのパ
ターン形成のためのマスクとして、ポジ型のフオ
トレジストを用いてもフオトレジストの現像残り
が発生せず、したがつて、フオトレジストの現像
後に残存するフオトレジストをマスクとして第２
層目の多結晶シリコンやアルミニウムをエツチン
グした場合、均一なエツチング結果が得られる。
すなわち、多結晶シリコンの廂状突出部の発生を
防止できる本発明の製造方法によれば、精度よく
確実に多層配線のパターン形成が可能であり、高
い製品歩留りが達成できる。
された半導体装置には次のような長所がある。す
なわち、シリコンゲートMOSトランジスタ集積
回路装置の製造に際して不可欠なゲート酸化膜の
エツチングにおいて、ゲート電極となる多結晶シ
リコン直下のゲート酸化膜のエツチングがなく多
結晶シリコンが廂状に突出することはない。この
ため、多層の多結晶シリコンやアルミニウムのパ
ターン形成のためのマスクとして、ポジ型のフオ
トレジストを用いてもフオトレジストの現像残り
が発生せず、したがつて、フオトレジストの現像
後に残存するフオトレジストをマスクとして第２
層目の多結晶シリコンやアルミニウムをエツチン
グした場合、均一なエツチング結果が得られる。
すなわち、多結晶シリコンの廂状突出部の発生を
防止できる本発明の製造方法によれば、精度よく
確実に多層配線のパターン形成が可能であり、高
い製品歩留りが達成できる。
第１図は従来の半導体装置の断面図、第２図〜
第５図は従来の製造方法による半導体装置の製造
工程途中における断面図、第６図〜第９図は本発
明の一実施例の製造方法による半導体装置の製造
工程途中における断面図である。 １……Ｐ形単結晶シリコン基板、２……局部酸
化法で形成した酸化膜（フイールド酸化膜）、
３，５……ゲート酸化膜、４，７……多結晶シリ
コン層、６……層間絶縁膜、８……N+拡散層、
９……シリコン酸化膜、１０……電極、１１……
表面保護膜、１２……熱酸化膜、４１，４２……
廂状突起。
第５図は従来の製造方法による半導体装置の製造
工程途中における断面図、第６図〜第９図は本発
明の一実施例の製造方法による半導体装置の製造
工程途中における断面図である。 １……Ｐ形単結晶シリコン基板、２……局部酸
化法で形成した酸化膜（フイールド酸化膜）、
３，５……ゲート酸化膜、４，７……多結晶シリ
コン層、６……層間絶縁膜、８……N+拡散層、
９……シリコン酸化膜、１０……電極、１１……
表面保護膜、１２……熱酸化膜、４１，４２……
廂状突起。
Claims (1)
- １ 半導体基板上の所定域にゲート酸化膜を形成
する工程と、同工程で形成したゲート酸化膜上に
リンを含む第１層の多結晶シリコン層のパターン
を形成する工程と、前記第１層の多結晶シリコン
層の表面を水蒸気雰囲気中で酸化する工程と、前
記第１層の多結晶シリコン層に覆われることなく
露呈する前記ゲート酸化膜を化学的に食刻除去す
る工程と、前記第１層目の多結晶シリコンを再度
酸化する工程と、同工程で形成した酸化膜上に一
部を延在させて第２の多結晶シリコン層を形成す
る工程を有することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56191462A JPS5892240A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56191462A JPS5892240A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5892240A JPS5892240A (ja) | 1983-06-01 |
| JPS6249736B2 true JPS6249736B2 (ja) | 1987-10-21 |
Family
ID=16275041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56191462A Granted JPS5892240A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5892240A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2504144B2 (ja) * | 1988-11-16 | 1996-06-05 | カシオ計算機株式会社 | サ―マルヘッドおよびその製造方法 |
-
1981
- 1981-11-27 JP JP56191462A patent/JPS5892240A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5892240A (ja) | 1983-06-01 |
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