JPS6249990B2 - - Google Patents
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- JPS6249990B2 JPS6249990B2 JP54020427A JP2042779A JPS6249990B2 JP S6249990 B2 JPS6249990 B2 JP S6249990B2 JP 54020427 A JP54020427 A JP 54020427A JP 2042779 A JP2042779 A JP 2042779A JP S6249990 B2 JPS6249990 B2 JP S6249990B2
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- JP
- Japan
- Prior art keywords
- mos
- capacitor
- terminal
- dsa
- mos transistor
- Prior art date
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- Expired
Links
- 239000000758 substrate Substances 0.000 claims description 26
- 239000003990 capacitor Substances 0.000 claims description 14
- 230000010355 oscillation Effects 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
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- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
Landscapes
- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、半導体集積回路の中に組込まれる基
板バイアス電圧発生回路に関するものである。
板バイアス電圧発生回路に関するものである。
従来、この種の基板バイアス電圧発生回路では
チヤージ・ポンピング用のMOSダイオードとし
て２個のｎチヤンネルMOS FETが使用されてい
た。これの詳細な説明は1977年８月４日に発行さ
れた刊行物エレクトロニクス（EIectronics）の
103頁から107頁に掲載されたリチヤード・パツシ
レイ（Richard PashIey）氏等の論文に記載され
ている。
チヤージ・ポンピング用のMOSダイオードとし
て２個のｎチヤンネルMOS FETが使用されてい
た。これの詳細な説明は1977年８月４日に発行さ
れた刊行物エレクトロニクス（EIectronics）の
103頁から107頁に掲載されたリチヤード・パツシ
レイ（Richard PashIey）氏等の論文に記載され
ている。
基板バイアス電圧は負極性をもつており、接合
容量の低減及びゲート閾値電圧の基板電圧効果の
減少等を考慮すると、ある程度大きい方が望まし
い。例えば、5V単一電源で動作するランダム・
アクセス・メモリならば−3V〜−5V程度基板バ
イアス電圧が印加できることが望ましい。しかし
ながら、従来の基板バイアス電圧発生回路では電
源電圧5Vのときたかだか−2.7Vまでしか基板バ
イアス電圧を印加できないという欠点があつた。
容量の低減及びゲート閾値電圧の基板電圧効果の
減少等を考慮すると、ある程度大きい方が望まし
い。例えば、5V単一電源で動作するランダム・
アクセス・メモリならば−3V〜−5V程度基板バ
イアス電圧が印加できることが望ましい。しかし
ながら、従来の基板バイアス電圧発生回路では電
源電圧5Vのときたかだか−2.7Vまでしか基板バ
イアス電圧を印加できないという欠点があつた。
本発明の目的は、チヤージ・ポンピング用の
MOSダイオードとして順方向の閾値電圧が低
く、逆方向の閾値電圧の高いDSA MOSダイオー
ドを使用することによつて充分に高い基板バイア
ス電圧を発生することのできる基板バイアス電圧
発生回路を提供することにある。
MOSダイオードとして順方向の閾値電圧が低
く、逆方向の閾値電圧の高いDSA MOSダイオー
ドを使用することによつて充分に高い基板バイア
ス電圧を発生することのできる基板バイアス電圧
発生回路を提供することにある。
本発明によれば、発振回路と、ソース電極及び
ゲート電極が第一伝導型例えばＰ型のシリコン基
板に接続されドレイン電極がコンデンサーの第１
の端子に接続される第１の第二伝導型例えばｎ型
のチヤンネルを有するDSA MOSトランジスタ
と、第１の端子が前記第１の第二伝導型チヤンネ
ルDSA MOSトランジスタのドレイン電極に接続
され第２の端子が発振回路の出力端子に接続され
るコンデンサーと、ソース電極及びゲート電極が
前記コンデンサーの第１の端子に接続されドレイ
ン電極が接地される第２の第二伝導型チヤンネル
DSA MOSトランジスタと、を含む基板バイアス
電圧発生回路を得ることができる。
ゲート電極が第一伝導型例えばＰ型のシリコン基
板に接続されドレイン電極がコンデンサーの第１
の端子に接続される第１の第二伝導型例えばｎ型
のチヤンネルを有するDSA MOSトランジスタ
と、第１の端子が前記第１の第二伝導型チヤンネ
ルDSA MOSトランジスタのドレイン電極に接続
され第２の端子が発振回路の出力端子に接続され
るコンデンサーと、ソース電極及びゲート電極が
前記コンデンサーの第１の端子に接続されドレイ
ン電極が接地される第２の第二伝導型チヤンネル
DSA MOSトランジスタと、を含む基板バイアス
電圧発生回路を得ることができる。
次に図によつて本発明を説明する。
第１図は従来の基板バイアス電圧発生回路の回
路図である。パルス発振器１の出力電圧は結合コ
ンデンサ２の一端７とアース間に印加される。結
合コンデンサ２の他端は節点６に接続され、
MOS FET４を介して接地されている。従つて、
MOS FET４のゲート閾値電圧をＶT4とすると、
節点７にＶDD′なる電圧が出力されるとき節点７
と節点６の電位差V76は次式のように表わされ
る。
路図である。パルス発振器１の出力電圧は結合コ
ンデンサ２の一端７とアース間に印加される。結
合コンデンサ２の他端は節点６に接続され、
MOS FET４を介して接地されている。従つて、
MOS FET４のゲート閾値電圧をＶT4とすると、
節点７にＶDD′なる電圧が出力されるとき節点７
と節点６の電位差V76は次式のように表わされ
る。
V76＝ＶD′D−ＶT4 (1)
即ち、コンデンサー２の静電容量をC2とする
とコンデンサー２に貯えられる電荷Qc2は Qc2＝（ＶDD′−ＶT4）・C2 (2) と表わされる。次に、節点７の電位が零になる
と、節点６には−（ＶDD′−ＶT4）C2なる負電荷が
現われ、この電荷がコンデンサー２及び節点６と
基板５間の寄生容量及び基板とアース間の寄生容
量１００に再配分されて、節点６及び基板５の負
電位が決まる。最初、寄生容量１００の蓄積電荷
は零であるから負電荷の最初の再配分では基板５
の負電位はさほど低くならないが、パルス発振器
１の出力波形の数十周期後にはほぼ最終的な基板
電位を得ることができる。最終的な基板電位は次
のように表わされる。
とコンデンサー２に貯えられる電荷Qc2は Qc2＝（ＶDD′−ＶT4）・C2 (2) と表わされる。次に、節点７の電位が零になる
と、節点６には−（ＶDD′−ＶT4）C2なる負電荷が
現われ、この電荷がコンデンサー２及び節点６と
基板５間の寄生容量及び基板とアース間の寄生容
量１００に再配分されて、節点６及び基板５の負
電位が決まる。最初、寄生容量１００の蓄積電荷
は零であるから負電荷の最初の再配分では基板５
の負電位はさほど低くならないが、パルス発振器
１の出力波形の数十周期後にはほぼ最終的な基板
電位を得ることができる。最終的な基板電位は次
のように表わされる。
V5＝ＶT4＋ＶX−Ｃ２／Ｃ２＋Ｃ１００ＶDD′ (3)
ここで、C100は寄生容量１００であり、ＶXは
MOS FET３又は寄生ダイオード９のうちの小さ
い方の障壁電圧である。さて、式(3)から分るよう
に充分に大きなV5を得るためには、C2は充分に
大きいとするとＶDD′を大きくするか、又はＶT4
及びＶXを小さくすることである。ＶDD′はほゞ電
源電圧であり、ＶDD′は他の回路で決まる値であ
るから一定とすると、ＶT4及びＶXのみが値を小
さくできる変数である。通常のｎチヤンネル
MOSトランジスタでは、ソース及びドレイン間
の電流の方向によつて、ゲート閾値電圧が変化す
ることはない。従つて、ＶT4及びＶXを小さくす
ると、逆方向のリーク電流も増えてダイオードと
しての能力が落ちるので、通常のｎチヤンネル
MOSトランジスタを用いた従来の基板バイアス
電圧発生装置では結果的にＶT4及びＶXを小さく
できないので式(5)で｜V5｜を大きくできず、基
板に大きな負の電圧を印加できないという欠点が
あつた。
MOS FET３又は寄生ダイオード９のうちの小さ
い方の障壁電圧である。さて、式(3)から分るよう
に充分に大きなV5を得るためには、C2は充分に
大きいとするとＶDD′を大きくするか、又はＶT4
及びＶXを小さくすることである。ＶDD′はほゞ電
源電圧であり、ＶDD′は他の回路で決まる値であ
るから一定とすると、ＶT4及びＶXのみが値を小
さくできる変数である。通常のｎチヤンネル
MOSトランジスタでは、ソース及びドレイン間
の電流の方向によつて、ゲート閾値電圧が変化す
ることはない。従つて、ＶT4及びＶXを小さくす
ると、逆方向のリーク電流も増えてダイオードと
しての能力が落ちるので、通常のｎチヤンネル
MOSトランジスタを用いた従来の基板バイアス
電圧発生装置では結果的にＶT4及びＶXを小さく
できないので式(5)で｜V5｜を大きくできず、基
板に大きな負の電圧を印加できないという欠点が
あつた。
第２図は本発明による基板バイアス電圧発生回
路の概略図を示したものである。パルス発振器１
０によつて出力端子１６にはＶDD′と0Vの間を振
動するパルス電圧が出力される。このパルス電圧
と、結合コンデンサー１１と、MOSダイオード
１２と、MOSダイオード１３とによつて基板１
４には負の電圧が印加される。この回路では
MOSダイオード１２及びMOSダイオード１３に
DSA MOSトランジスタが使用されている。DSA
MOSトランジスタでは一般にドレイン電位がソ
ース電位よりも高い時にゲート閾値電圧が1.0V
（ボルト）程度あるものでもソース電位をドレイ
ン電位よりも高くするとゲート閾値電圧が0V
（ボルト）近くにできるという性質がある。この
回路はこの性質を利用している。節点１５からア
ースの方向に対してMOSダイオード１３のゲー
ト閾値電圧はほゞ0V（ボルト）であり、アース
から節点１５の方向に対してのゲート閾値電圧は
1V（ボルト）程度あるので結果的に閾値電圧が
0V（ボルト）で逆方向リーク電流の少ないMOS
ダイオードがMOSダイオード１３として使用さ
れている。同様にMOSダイオード１２も閾値電
圧が0V（ボルト）で逆方向リーク電流の少ない
MOSダイオードになつている。従つて、式(3)で
ＶT4及びＶXを0V（ボルト）にすることができる
ので、V5−ＶDD′となり大きな基板バイアス電
圧を基板１４に印加することができる。第２図の
中でMOSダイオード１２および１３の黒丸はソ
ース電極を表わしている。
路の概略図を示したものである。パルス発振器１
０によつて出力端子１６にはＶDD′と0Vの間を振
動するパルス電圧が出力される。このパルス電圧
と、結合コンデンサー１１と、MOSダイオード
１２と、MOSダイオード１３とによつて基板１
４には負の電圧が印加される。この回路では
MOSダイオード１２及びMOSダイオード１３に
DSA MOSトランジスタが使用されている。DSA
MOSトランジスタでは一般にドレイン電位がソ
ース電位よりも高い時にゲート閾値電圧が1.0V
（ボルト）程度あるものでもソース電位をドレイ
ン電位よりも高くするとゲート閾値電圧が0V
（ボルト）近くにできるという性質がある。この
回路はこの性質を利用している。節点１５からア
ースの方向に対してMOSダイオード１３のゲー
ト閾値電圧はほゞ0V（ボルト）であり、アース
から節点１５の方向に対してのゲート閾値電圧は
1V（ボルト）程度あるので結果的に閾値電圧が
0V（ボルト）で逆方向リーク電流の少ないMOS
ダイオードがMOSダイオード１３として使用さ
れている。同様にMOSダイオード１２も閾値電
圧が0V（ボルト）で逆方向リーク電流の少ない
MOSダイオードになつている。従つて、式(3)で
ＶT4及びＶXを0V（ボルト）にすることができる
ので、V5−ＶDD′となり大きな基板バイアス電
圧を基板１４に印加することができる。第２図の
中でMOSダイオード１２および１３の黒丸はソ
ース電極を表わしている。
以上、仮に第一伝導型をＰ型、第二伝導型をｎ
型として説明してきたが、これは逆であつても何
らかまわない。
型として説明してきたが、これは逆であつても何
らかまわない。
第１図は従来の基板バイアス電圧発生回路の概
略図であり、１はパルス発振器、２は結合コンデ
ンサー、３はMOSダイオード、４はMOSダイオ
ード、９はＰ―Ｎ接合による寄生ダイオード、８
はＰ―Ｎ接合による寄生容量、１００は基板容量
である。 第２図は本発明による基板バイアス電圧発生回
路の概略図であり、１０はパルス発振器、１１は
結合コンデンサー、１２はDSA MOSトランジス
タによるMOSダイオード、１３も同じくDSA
MOSトランジスタによるMOSダイオード、１４
は基板である。
略図であり、１はパルス発振器、２は結合コンデ
ンサー、３はMOSダイオード、４はMOSダイオ
ード、９はＰ―Ｎ接合による寄生ダイオード、８
はＰ―Ｎ接合による寄生容量、１００は基板容量
である。 第２図は本発明による基板バイアス電圧発生回
路の概略図であり、１０はパルス発振器、１１は
結合コンデンサー、１２はDSA MOSトランジス
タによるMOSダイオード、１３も同じくDSA
MOSトランジスタによるMOSダイオード、１４
は基板である。
Claims (1)
- １ 発振回路と、ソース電極及びゲート電極が第
一伝導型シリコン基板に接続されドレイン電極が
コンデンサーの第１の端子に接続される第１の第
二伝導型チヤンネルDSA MOSトランジスタと、
第１の端子が前記第１の第二伝導型チヤンネル
DSA MOSトランジスタのドレイン電極に接続さ
れ第２の端子が前記発振回路の出力端子に接続さ
れるコンデンサーと、ソース電極及びゲート電極
が前記コンデンサーの第１の端子に接続されドレ
イン電極が接地される第２の第二伝導型チヤンネ
ルDSA MOSトランジスタと、を含む基板バイア
ス電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2042779A JPS55113360A (en) | 1979-02-22 | 1979-02-22 | Substrate bias voltage generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2042779A JPS55113360A (en) | 1979-02-22 | 1979-02-22 | Substrate bias voltage generating circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55113360A JPS55113360A (en) | 1980-09-01 |
| JPS6249990B2 true JPS6249990B2 (ja) | 1987-10-22 |
Family
ID=12026731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2042779A Granted JPS55113360A (en) | 1979-02-22 | 1979-02-22 | Substrate bias voltage generating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55113360A (ja) |
-
1979
- 1979-02-22 JP JP2042779A patent/JPS55113360A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55113360A (en) | 1980-09-01 |
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