JPS62500972A - Ｄｒａｍセル用高性能トレンチコンデンサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ＤＲＡＭセル用高性能トレンチ　コンデンサ本発明はＶＬＳＩ動的ランダム　ア クセス　メモル（　Ｄ　Ｒ　Ａ．　Ｍ　）アレイ、より詳細には高キャパシタン ス（　Ｈｉ　−　Ｃ　）　タイプのトレンチ　コンデンサを含む高性能ＶＬＳＩ 　ＤＲ．ＡＭセルに関する。

ＶＬＳＩ　ＤＲＡＭアレイの小型化をさらに進めるため、このアレイを構成する 基本メモリ　セルの面積を減少するだめの一層の努力が払われている。当技術に おいて周知のセル構成は、例えば、合衆国特許第３，３８７，２８６号に開示さ れ゜Ｃいるように、１つのトランジスタと関連するコンデンサを含む。

現実的には，ＶＬＳＩ　ＤＲＡＭメモリ　セル内に含またる従来のプレーナ　タ イプのコンデンサの表面積は、この小さ゛な面積のコンデンサの電荷容量がアル ファ粒子ニ起因スルノイズ機構ＶＣ．ｉ：って生成される電荷のレベルをかろう じて越える程度の所まで減少されている。いわめるＨｉ　−Ｃ　タイプのプレー ナ　コンデンサでさえもさらに小さくされた面積を持つＶＬＳＩ　ＤＲＡＭメモ リセルに対して要求される幾つかの現在の設計要件を満たすことができないこと がある。プレーナ　Ｈｉ−Ｃ　メモｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　 ）　、　Ｖｏｌ．　ＦＪＤ　−　２　５，Ｎ（Ｌｌ　、１９７８年１月号、ペー ジ３−３４に掲載のＡ．　Ｆ．タッチ（　Ａ．Ｆ．Ｔａｓｃｈ　）らの論文［　 Ｈｉ　−　Ｃ　Ｒ　Ａ　Ｍセルの概念Ｌ　Ｔｈｅ　Ｈｉ　−Ｃ　ＲＡＭ　Ｃｅｌ ｌ　Ｃｏｎｃｅｐｔ　）　：］を参照すること。

比較的小さな表面積のコンデンサで所定のキャパシタンス値を実現するため、最 近、個々のセル　コンデンサをＶＬＳＩ　ＤＲＡＭメモリが形成される半導体チ ップの基板内に延長する垂直構造に製造する試みがなされている。このいわゆる トレンチ　コンデンサにおいては、コンデンサのプレートの主な部分がチップの 表面に沿ってでなく、チップの内部に延びる。コンデンサ当たりに要求される表 面積の量はチップの表面の所のトレンチの面積のみとなる。トレンチ　タイプの メモリ　コンデンサに関しては、Ｉ　ＥｇＥ　エレクトロン　デバイス　レター ズ（　ＩＥＥＥ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔｅｒｓ　）　、Ｖ ｏｌ。

ＥＤＬ−４、Ｎα１１、１９８３年１１月号、ページ４１１−４１４号に掲載の Ｔ９モリｚ　（　Ｔ．　Ｍａｒｊｅ　）らによる論文〔メガビット　レベルＭＯ Ｓ　ＤＲＡＭのタメのディプリーション　トレンチ　コンデンサ技術（　Ｄｅｐ ｌｅｔｉｏｎ　Ｔｒｅｎｃｈ　Ｃａｐａｃｉｔｏｒ　Ｔｅｃｈｎｏｌｏｇｙ　ｆ ｏｒ　ＭｅｇａｂｉｔＬｅｖｅｌ　ＭＯＳ　ＤＲＡＭ　ｌ　：）を参照すること 。

プレーナ構造に使用されるＨｉ−Ｃコンデンサと類似するＨｉ−Ｃ形式のＶＬＳ Ｉ　ＤＲＡＭトレンチコンデンサを製造することには幾つかの動機がある。第Ｉ Ｋ。

Ｈｉ−ＣトＬ／：、／チ　コンデンサでは、キャパシタンス対チップ表面積比を 上げるととができる。とれに加えて、これによってＶＬＳ　Ｉ　チップで比較的 高いキャパシタンス値が達成可能であるため、アルファ粒子に起因するエラーが 発生する確率を減少することができる。さらに、Ｈｉ−　Ｃコンデンサは上側プ レートをチップ基板の電位にして動作できるため、この構成においーＣは（遭遇 される空乏幅によって決定される最小限の間隔を満足させることを越えて）メモ リ　セル間の分離を提供する必要（はない、Ｈｉ　−Ｃ　トレンチ　コンデンサ が持つメモリ　セルのこれらの全ての長所から、例えば、漏れ電流及び寄生キャ パシタンスが比較的小さく、シート抵抗が低く、また単位面積当たりのセル　キ ャパシタンスが比較的高いことを特徴とする高密度セル　パッキングの高性能メ モリ　アレイを実現することが可能となる。

従って、原理的には、前述のメモリ　トレンチ　コンデンサをＨｉ−Ｃ形式に製 造するという概念は非常に魅力的であ゛る。しかし、とのＨｉ−Ｃ　構造を製造 するためには、急な傾斜を持つトレンチ壁のドーピングを制御することが必要で あり、現在に至たるまでこれを達成するためて有効な完全な方法が開示され−こ いない。−１だ、このメモリ　セルのＨｉ−Ｃ　トレンチ　コンデンサと関連す る隣接トランジスタとを相互接続するための簡単で確実な方法も開示されてない 。このような製造方法が開発されたなら、これは非常に高ビット客用のＶＬＳ　 ＩＤ　Ｒ　Ａ　Ｍアレイの実現に大きく寄与することは明白でちる。

シリコン基板内にＨｉ−Ｃ）レンチ　コンデンサが形成すれる。１つのバージョ ンにおいては、このトレンチコンデンサの１つのプレートはトレンチの壁の真下 の浅い高濃度にドーピングされた！領域から構成される。好ましくは、このｎ中 領域のドーピングはこのトレンチ壁土に前もって形成されたドープされたポリシ リコン層を一急激に酸化することによって達成される。

このトレンチのドーピングの前に、トレンチとじかに隣接するシリコン表面の選 択された部分が意図的に露出される。結果として、このシリコンの横方向に延び る部分も前述のプレートの形成ステップの際Ｋｎ＋領域を形５成するようにドー ピングされる。ｎ＋コンデンサ　プレートの横方向に延びる導電性の延長部分を 構成するこれら領域によって、トレンチ　コンデンサのこのプレートと後に製造 される隣接トランジスタとの間の直接的な接融が簡単に達成できる。

前述の新規のステップを含む製造手順によって製造されるＨｉ−Ｃ）レンチ　コ ンデンサはＶＬＳＩＤＲＡＭアレイの好ましい要素を構成する。このコンデンサ は高性能の非常に小さなセル　サイズのメモリの実現を可能とする。

詳細な説明 一例として、下に説明される特定のＶＬ’ＳＩＤＲＡＭアレイは個々が１つのｎ −チャネル金属酸化物半導体（ＮＭＯ８））ランジスタ及び関連するＨｉ−Ｃト レン）チ　コンデンサを持つメモリ　セルを含む。１ミクロンｃμｍ）の世界の 設計においては、整合公差は約０．２５μｍ程度であシ、約０．４２５平方セン チメートルの総メモリ　アレイ表面積を持つ１個のシリコン　チップの表面上の 個々のセルはたった４、　２５　ｔｌｒｎ　Ｘ　２．５μｍ程度の寸法を持つ。

従って、この寸法のチップ面積では、この中にこの小さな面積のセルから構成さ れる４メガビツトのメモリ　゛アレイを収容することができる。

下の説明においては、ｐ−ドープされた領域内に関連するＮＭＯＳトランジスタ に接続されるＨｉ−Ｃ）レンチ　コンデンサを製造することに強調が置かれるが 、ここに説明される製造手順はｎ−ドープされた領域内に関連するＰＭＯＳトラ ンジスタに接続されるＨｉ−Ｃトレンチ　コンデンサを製造する場合にも適用す る。これに加えて、必要であれば、下に説明の一般的なタイプのメモリ　アレイ をこれによって相補形ＭＯ８（ＣＭＯ８）に製造することもできる。

第１図はＶＬＳＩ　ＤＲＡＭシリコン　チップの部分の断面を示す。−例として 、ｐタイプ　バルク基板１６内に点線１４によって示されるｐ−タイプにドープ された（゛例えば、はう素にてドニプされた）タブ１２が形成されている。Ｃ別 の方法として、ｐ−タブ１２を表面のｐ−タイプ　エピタキシャル層を■直方向 に貫通して下のｐ子基板に延びるように形成することもできる）。示３．５μｍ 及び５から７μｍである。ｐタブ１２の表面の所の不純物の濃度Ｎ８は約１５ｅ １６≦Ｎｓ≦２ｅ１７とされる。タブ領域内の不純物の深さ主の所の濃度Ｎｂ　 は約≧１０１６である。以下に詳細に示されるように、タブ１２内に個々が約４ ０から５５フエムトフアラツドのキャパシタンスを持つ２つのＨｉ−Ｃトレンチ 　コンデンサが形成される。

第２図に示されるように、一連の標準の製造ステップによって、タブ１２内にエ ツチングされるトレンチを定義する３層マスキング　パターンが示される構造の 最も上の面上に形成される。層１８．２０及び２２はそれぞれ、例えば、１０， ０００オングストロームの厚さのテトラエチルオルソシリケート（ＴＥ０１）層 、１２００オングストロームの厚さの窒化けい素（Ｓｉ２Ｈ４）層、及び３４０ ０オングストロームの厚さの二酸化けい素（ＳｉＯ２）の層から成る。−例とし て、第１２図に示される寸法工、旦及び二はそれぞれ約１μｍとされる。実施に おける第２図に示される整合公差ｆは、例えば、約０．２５μｍである。

次に、第３図に示されるように、ｐ−タブ１２のマスクされてない部分の中に２ つのトレンチが形成される。

−例として、個々のトレンチの基板１６の表面の所の断面は正方形（１μｍ　Ｘ 　１　ｌｂｍ　）とされ、個々のトレンチの深さＣ寸法ｇ）は約４から６μｍと される。個々のトレンチの底の所の偏重は、例えば、約Ｏから０．５伽とされる 。

一例として、第３図に示されるトレンチが標準の反応性イオン（あるいはスパッ ター）エツチング（ＲＩｇ）によって反応性塩素から得られるプラズマを使用し て形成される。その後、ＴＥＯ３層１８（第２図）の残りの部分がもう１つの標 準のＲＩＥステップによってＣＨＦ３から得られるプラズマを使用してこの構造 から除去される。マ゛スク層２０及び２２のみを含む結果としての構造が第３図 に示される。

高品質のコンデンサを得るために、第３図に示されるトレンチの壁の表面が洗浄 される。これは、例えば、トレンチの表面上に約４００オングストロームの厚さ の二酸化けい素の犠牲層を熱的に成長させることを含む工程において行なわれる 。次に窒化けい素層２０が標準のエツチング　ステップにてデバイス構造から、 例えば、熱いリン酸を使用して除去される。製造工程のこの時点において、この ＋＋Ｌｊ造は第４図に示される外見を４ｊつ。第４図の左及び右側のトレンチの 表面上に形成された前述の犠牲酸化物層２４及び２５がそれぞれ番号２４及び２ ５によって示される。示される構造はさらに先に形成された比較的厚い二酸化け い素層２２を含む。

本発明の原理によれば、第４図に示される構造がエツチングされる。とれは、例 えば、標拳の湿式エッチングステップンζよって緩衝フン化水素酸溶液を使用し て行なわれる。このステップにおいて、犠牲酸化物層２４及び２５が完全に除去 され、きれいなトレンチ面が露出される。これに加えて、酸化物層２２が選択的 に修正される。

より具体的には、層２２が薄くされるのと同時にトレンチのエツジから所定の量 だけエツチングによって後退される。このエツチングによる後退によってチップ の表面部分がその後のドーピングのために露出される。

第５図は前述のエツチング　ステップの後の構造を示す。−例として、トレンチ のエツジからのエツチング後退の量ユは約３０００オングストロームとされ、酸 化物層２２の残りの厚さＪは約４００オングストロームとされる。より具体的に は、層２２の厚さは後に導入されるドーパントが下のシリコンに侵入するのを阻 止するのに十分な厚さに選択される。

エツチングによる後退工程によって、第５図に示されるチップの所定の表面領域 が露出される。後のステップ・において、この露出された表面領域がドープされ 、後に詳細：′ｉ：説明さ、）１．るように、・隣接するトランジスタとのコン タクト記確立するように設計された横方向に延びる導電部分が提供される。

次に、ここ；て説明のデバイス構造内（てド・−プされたトレンチ領域からなる コンデンサプレートが形成される。

同時に、前述６５横方向に延びる導電コンタクト部分がこの構造の露出された表 面領域ξに形成される。好ましくは、これらドープされた領域３″、ｉ合衆国！ （キ許第Ｃ４７Ｌ５２４号及び４，４７２，２１２号に開示の手、１口によって 形成される。

上の特許に開示される手順に２Ｌると、ここＶこ説明の構造内に非常に浅い高濃 度：Ｃドープされた領域が形成される。−例として、これば、後に詳細に説明さ れるように、ドープされたシリコン層をシリコン表面の所定の面積と接触するよ うに形成することによって行なわれる。この層が次にドーパントが下のシリコン に拡散する速度より速い速度で完全に酸化される。結果として、ドーパントがシ リコン内（て侵入するがこれ（ｌま基ドーパント濃度を特徴とする非常に浅い層 を形成する。個々のトレンチ内で、このドープされた層がいわゆるＨｉ−Ｃコン デンサの１つのプレートを構成する。

より詳細には、前述のドーピング工程の最初のステップは、第６図に示される構 造の上側面全体に約５００オングストロームの厚さのポリシリコンの層２４を被 着することからなる。これは、例えば、従来の低圧化学蒸着ステップによって行 なわれる。適当なｎ−タイプの不純物、例えば、ヒ素など：てよるポリシリコン 層２４のドーピングは、ポリシリコンの被着のとき同時疋現場に行なうことも、 被着の後に行なうこともできる。現場ドーピングは、通常、毒性の高いガスの使 用を伴なう。従って、説明の目的上、ここでは、被着の後に行なう方法に重点が 置かれる。

被着されたポリシリコン層２４（第６図）のドーピング（寸、例えば、標準のイ オン打込みステップによって遂行される。矢印２６によって表わされるヒ素イオ ンが第６図の構造の上側面の全体に約３０キロ電子ボルトのエネルギー及び約３ ０１５イオン／センチメートルのドーズにて向けられる。層２４内て導入された ヒ素イオンはマイナスの符号で示される。

実際には、第６図のポリシリコン層２４内に注入されるヒ素イオンがトレンチの 両壁上のこの層の急な傾斜部分に均一に分散することは期待できない。しかし、 ポリシリコン内でのヒ素の横方向の拡散が相対的に速いため、９５０°から１０ ５０８ＣＫて約５０から６０分間だけ焼きなましを行なうと、層２４の全体を通 じてヒ素イオン上０が実質的に均一に拡散する。ヒ素の拡散を促進するために、 焼きなましステップを遂行する前にポリシリコン層２４の上にケイ化物（例えば 、２００オングストロームの厚さのケイ化タンタルの膜）を形成することもでき る。

次に、前述の特許に開示さ才りる手頃によると、ドープされたポリシリコン層２ ４が蒸気などの湿った雰囲気内で酸化される。ｃ層２４上に金属ケイ化物層が形 成されているときは、この酸化ステップの前てこのケイ化物層を除去するととが 必要な場合もある。ただし、幾つかのケイ化物では、この酸化ステップの前にと れを除去する必要はない〕。この酸化ステップは層２４を二酸化ケイ素に変化さ せ、ドーパントを層２４から下のシリコン基板の浅い部分に移送する。−例とし て、との変換及び移送ステップは約９５０℃ばて約２０分間行なわれる。結果と して、ドープされたポリシリコン層２４が、第７図に示される二酸化ケイ素層２ ７番で変化する。

前述のステップの結果として、ここに説明のデバイスの構造内に浅い高濃度にド ープされたｎ土層２８及び２９（第７図）が形成される。最初、これら層の厚さ ｋは、例えば、たった約５００オングストロームである。

このデバイス製造手順のその後に遂行される標準の加熱ステップによって、この 層の厚さは典型的には約１０００オングストロームとなる。重要なことは、最後 に得られる層２８及び２９のシート抵抗が相オ・１的に低い、例えば、たった約 １００オーム／平方あるいはこね以下であるということである。

ｎ土層２８及び２９（第７図）の主要な部分ｉｔ　ｐ−タブ１４内に存在する１ つこれら主要な部分はそれぞれ上に説明のｐ−ドープされたタブ領域シ・こよっ て境界されるｎ＋コンデンサ　プレートをｔｌに成する。このｔ；４或は高キャ パシタンス　トレンチ　コンデンサの基本を提供し、このコンデンサ間の間隔を 小さくする。さらに、前述のように、長所として、高濃度にドープされた層２８ 及び２９は低いシート抵抗を示す。

第７図に示されるよって、前にエツチング後退された酸化物層２２のエツジにｎ 十層の他の部分３０及び３２が延びる。これら導電部分は後に詳細に説明される ように関連する隣接トランジスタへの接続のためのコンタクト領域を形成する。

その後、第７図に示される二酸化ケイ素層２２及び２７が除去される。これは、 例えば、標準の湿式エツチング　ステップにてフッ化水素酸を使用して行なわれ る。

次に、第８図に示されるように、誘電層３４が形成される。層３４はここに説明 のトレンチ　コンデンサの誘電体を構成する。−例として、層３４は熱的に約１ ５０から１７５オングストロームの厚さに成長された二酸化ケイ素から成る。別 の方法として、層３４は他の適当な誘電体から構成することも、あるいは、例え ば、二酸化ケイ素と窒化ケイ素などのように複数の層を含む複合誘電体から構成 することもできる。

次に、第９図に示されるように、前に説明の誘電層３４の全体を覆うようにここ に説明のＨｉ−Ｃ）レンチコンデンサのいわゆるバイアス　プレートを構成する 導電層３６が形成される。実際には、層３Ｇは基板１６に電気的に接続される目 的を持つ。ここで、基板１６は、典型的なメモリにおいては、アースのような基 準電位に接続される。

一例として、第９図の導電層３６は１０００から２０００オングストロームの厚 さのｐ＋にドープされたポリシリコンの４層から成る。ポリシリコン層３６の適 当なｐタイプ不純物、例えば、ホウ素によるドーピングはポリシリコンの沈殿と 同時に現場で行なうことも、あるいはポリシリコンの沈殿が終了した後に行なう こともできる。後者の場合は、好ましくは、層３６の全体を通じて不純物が実質 的に均一に拡散するように、ドープされた層３６を焼きなましするが、これはド ープされたポリシリコン層２４の焼きなましと同じ方法によって行なうことがで きる。さらて、層２４に関して前述したように、好ましくは、層３６内に注入さ れた不純物が拡散するのを促進するために層３６の上にケイ化物層が形成される 。

次に、従来の方法によって、第９図に示されるトレンチに適当な誘電材質が、充 填部分３８によって示されるようにド゛−プされたポリシリコン層３６の上側表 面のレベルまで満たされる。これは、例えば、ドープされたポリシリコン層３６ の上に薄い酸化物膜（図示なし）を生成し、トレンチにこの酸化物膜の全体を覆 うように厚い（例えば、１．５から２μｍの）ドープされてないポリシリコン層 をあふれるように被着し、次にこのドープされてない層をＲＩＥエツチングによ って酸化物膜の上側表面のレベルまで除去することによって達成される。別の方 法として、トレンチをＴＥ０１などの適当な誘電体の厚い層であふれる捷で満し 、次にエツチングによって平坦化することによつそ部分３日を形成することもで きる。

次に、第９図に示されるように、ＴＥ０１などの適当な誘電材質の電界酸化物層 ４０がドープされたポリシリコン層３６及び充填部分３８の上に被着される。− 例として、層４０は、約３０００から３５００オングストロームの厚さとされる 。

次に説明のデバイス溝造内にゲート−ソース−ドレイン（ＧＡＳＡＤ）領域が定 義される。これらの領域内に直近のＨ４−Ｃ）レンチ　コンデンサて接続される ように設計されたＭＯＳトランジスタが形成される。

より詳細には、第１０図に示されるように、層４０．３６及び３４が２個のここ に説明のＨ＋−Ｃトレンチコンデンサに隣接するＧＡＳＡＤ領域の垂直の側面４ ２及び４４を定義するために異方的にエツチングされる。

重要なことは、これら定義されたＧＡＳ　ＡＤ領領域示されるトレンチの間の整 合公差が隣接するトランジスタの後に形成されるｎ＋、ソース／ドレイン領域が 第１０図に示される横方向に延びるｎ＋コンタクト部分３０及び３２と接触する ことを保証するのに十分に正確であることである。より詳細には、本発明の原理 に従かう一例としての実施態様においては、側壁４２と部分３０の最も左端との 間の距離並びに側壁４４と部分３２の最も右端との間の距離がそれぞれＯより大 きいが典型的には５００オングストローム以下となるように設計される。（これ ら距離がそれぞれＯであっても、後の工程でのビー／マントの横方向の拡散によ って、ソース／ドレイン領域と横方向に延びる表面部分３０と３２の間の良好な 電気的接触が保証される）。

次の製造ステップにおいて、個々が１つのトランジスタ及び関連するＨｉ−Ｃト レンチコンデンサを含むメモリ　セルの部分として設計された標準のＭＯＳ）ラ ンジスタが基板１６内に形成される。このトランジスタを代表する幾つかがＶＬ Ｓ　Ｉアレイの２個の完全なメモリセルを第１１図に簡略的に示される。

ン領域４６及び４８、ゲート酸化物層５０、ゲート電極５２並びに側壁酸化物Ｒ ５４及び５６を含むＭｏＳトランジスタを含む。重要なことは、ｎ半領域４８が 簡単に横方向に延びる導電部分３０と重複しこの大部分部を包囲することである 。こうして、ｎ半領域４８とタブ１４内に含ま′れる左側のＨ，ｉ　−Ｃコンデ ンサの１つのプレートを構成するｎ十層２８の間で確実な電気接続が提供される 。　、 第１１図に示される右側メモリ　セルは前述の左側のセルと同一である。第１１ 図に示されるごとく、右側のＭＯＳトランジスタはｎ十ソース／ドレイン頌域５ ８を含む。この領域は横方向に延びる導電部分３２を介してタブ１４内に形成さ れる右側のＨ’ｒ−Ｃ）レンチ　コンデンサのｎ十層２９に接続される。　こう して、右側のメモリ　セルのＭＯＳトランジスタがそれと関連するＨｉ−Ｃトレ ンチ　コンデンサの１つのプレートに電気的に接続される。

第１１図に簡略的に示される一例としてのメモリ　アレイはさらに側壁酸化物層 ６０及び６２、導電層６４及び導電層６Ｇを含む。このアレイにおいては、ゲー ト電極５２及び他のゲート電極６Ｔから６９はそれぞれ集積回路デバイスの製造 に使用される標進のゲート電極材質から作られる。−例として、個々のゲート電 極は金属ケイ化物の被覆層を持つドープされたポリシリコンから成る複合構造を 持つ。これらゲート電極はワード　ラインを構成する。これに加えて、層６６は 、例えば、アルミニウムから成るが、これはこのアレイのビット　ラインを構成 する０この構成においては、個々のセルはビットラインコンタクトを隣接するセ ルと共有する。勿論、前述したごとく、このアレイの個々のｐタブは２個のトレ ンチ　コンデンサによって共有される。

１つのメモリ　セル内に含まれるここに説明のトレンチ　コンデンサの各々は結 果として並列に接続された２個のコンデンサを含む。っまシ、例えば、第１１図 のｎ十領域４Ｂに接続されたコンデンサのｌっｌｄｎ十層２８、誘電層３４及び 基板１６に接続されたｐ十層３６を含む。

ｎ十領域４８に接続された他方のコンデンサはｎ中層２８と勿論これも基板１６ に電気的に接続されたｐタブ１２によって形成されるｎ＋−ｐ接合の有効キャパ シタンスを構成する。一方、基板は基ω電ｆヶ、例えば、アースに接続される。

一例として、第１１図に示されるアレイのｐ＋バイアス　プレート、つ゛まり層 ３６ｕＧＡＳＡＤ開ロ部を持つ連続した層から成る。例えば、前述の層３６と基 板１Ｇとの間の電気接続はとのアレイのトレンチ　コンデンサから物理的に離れ たこのデバイス構造の適当な所で行なわれる。重要なことに、層３６は基板に電 気的に接続されているため、示されるアレイにおいては、（前述Ｌｆ通りに、空 乏幅によって決定される最小の寸法を満すことを越えては）隣接するセル間の隔 離を行なう必要はない。勿論、いわゆる反転モード　コンデンサの問題を起こす プレート３６と基板の間の短絡の可能性はこの構造では存在しない。

図面の簡単な説明 第１図から第１１図は本発明の原理を具現する一例としての製造手順の各段階で のＶＬＳＩ　ＤＲＡＭメモリアレイの部分を簡略的に示す。

号ＩＮＥＸ　ＴＯτ：Ｚ　ｒ　Ｎ？Ｚ　ＬＮＡτｌ０ＮＡＬ　５Ｅ、’＋ＲＣ！ 　：’ｔＥ：’ＯＲＴ　ＣＮｒ：ＩＴＺ謝Ａ？ＩＣＮＡＬ　Ａ？？ＬＸＣＡフエ ＣＮ　Ｎｏ、　ＰＣＴ／ＵＳ　８５１０２２３４　（ＳＡ　１１３８７１Ｅ？− Ａ−０ｃｇａ４：１１　Ｌ４／：９７′ヨコ　ｗ？−Ａ−５ａＬ５４２５６　： ３１０９／Ｂ３

Claims (10)

【特許請求の範囲】
1. １．半導体部材内に集積回路を製造する方法において、該方法が該部材内にトレ ンチを形成するステツプを含み、該ステツプが 該トレンチ及び該部材の横方向に延びる表面部分をドーピングすることによつて 各々が導電性の横方向に延びる表面延長部分を持つ導電トレンチ層（２４）を形 成するドーピングステツプから成ることを特徴とする方法。
2. ２．請求の範囲第１項に記載の方法において、該トレンチ及び該横方向に延びる 表面部分が同時にドーピングされることを特徴とする方法。
3. ３．請求の範囲第２項に記載の方法において、該ドーピングステツプが 該トレンチと該部材の該横方向に延びる表面部分と接触して適当な不純物にて高 濃度にドープされたソース層を形成するステツプ、及び 該ドープされたソース層を該不純物が該部材内に拡散する速度を越える速度で該 ソース層を消費する反応を起こすように適当な反応物の存在下で適当な温度に加 熱するステツプを含み、該反応がソース層材質に対する反応生成物の分離係数が １よりもかなり大きな比を持つ反応生成物及び不純物を与え、これによつて高不 純物濃度を特徴とする浅いトレンチ層及び横方向に延びる表面延長部分が形成さ れることを特徴とする方法。
4. ４．請求の範囲第３項に記載の方法において、該ソース眉がポリシリコンから成 ることを特徴とする方法。
5. ５．請求の範囲第４項に記載の方法において、該ポリシリコン層が該トレンチと 該横方向に延びる表面部分と接触して形成された後にドーピンケされることを特 徴とする方法。
6. ６．請求の範囲第５項に記載の方法において、該ポリシリコン層がイオン打込み ステツプによつてドーピンケされることを特徴とする方法。
7. ７．請求の範囲第６項に記載の方法において、該ポリシリコン層がドーピンケさ れた後に該層内のドーパントが均一に拡散するように焼きなましされることを特 徴とする方法。
8. ８．請求の範囲第４項に記載の方法において、該ポリシリコン層内の該ドーパン トがヒ素から成り、そして該反応生成物が二酸化ケイ素から成ることを特徴とす る方法。
9. ９．半導体部材内にＶＬＳＩＤＲＡＭデバイスを製造する方法において、該方法 が該部材の一部の中に所定の導電タイプを示す各々がその主プレーナ面から該部 材内に延びる壁を持つトレンチを形成するステツプを含み、ここでエツジが該ト レンチ壁が該主プレーナ面とあう所で定義され、該方法がさらに 該部材の主プレーナ面全体を該エツジから所定の距離だけ離れた限定された表面 部分を除いてマスクするステツプ、及び 反対の導電タイプのドーパントを該表面部分と該トレンチ壁の部分の下の浅い領 域に導入することによつて個々のトレンチ内及びこれに隣接して導電トレンチ層 及びこの導電性の横方向に延びる表面延長部分を構成する連続した導電層を形成 するステツプを含むことを特徴とする方法。
10. １０．請求の範囲第９項に記載の方法において、該方法がさらに 該部材の上側面全体を覆う誘電層を形成するステツプ、該誘電層を覆う導電層を 形成するステツプ、該誘電層と導電層を該トレンチ層の該横方向に延びる延長部 分の少なくとも一部が露出されるようにパターン化するステツプ、及び 個々のトレンチと隣接して該部材内にソース及びドレイン領域を含む関連するＭ ＯＳトランジスタを形成するステツプを含み、個々の該隣接するトランジスタの １つの領域が該領域と該横方向の延長部分との間の電気接続を確立するために該 隣接するトレンチ層の該横方向に延びる延長部分の少なくとも一部と重複しこれ を包囲するようにされ、これによつて個々のトランジスタが隣接するトレンチ内 のコンデンサ構造と電気的に接続され、該デバイスのメモリセルが形成されるこ とを特徴とする方法。