JPS62501184A - 半導体集積回路のための窒化された二酸化ケイ素層 - Google Patents
半導体集積回路のための窒化された二酸化ケイ素層Info
- Publication number
- JPS62501184A JPS62501184A JP61501072A JP50107286A JPS62501184A JP S62501184 A JPS62501184 A JP S62501184A JP 61501072 A JP61501072 A JP 61501072A JP 50107286 A JP50107286 A JP 50107286A JP S62501184 A JPS62501184 A JP S62501184A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- distance
- integrated circuit
- silicon dioxide
- less
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
- H10P14/69—Inorganic materials
- H10P14/692—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses
- H10P14/6921—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon
- H10P14/69215—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon the material being a silicon oxide, e.g. SiO2
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
- H10P14/66—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the type of materials
- H10P14/662—Laminate layers, e.g. stacks of alternating high-k metal oxides
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
- H10D64/693—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator the insulator comprising nitrogen, e.g. nitrides, oxynitrides or nitrogen-doped materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
- H10P14/65—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by treatments performed before or after the formation of the materials
- H10P14/6516—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by treatments performed before or after the formation of the materials of treatments performed after formation of the materials
- H10P14/6518—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by treatments performed before or after the formation of the materials of treatments performed after formation of the materials by introduction of substances into an already-existing insulating layer
- H10P14/6524—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by treatments performed before or after the formation of the materials of treatments performed after formation of the materials by introduction of substances into an already-existing insulating layer the substance being nitrogen
- H10P14/6526—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by treatments performed before or after the formation of the materials of treatments performed after formation of the materials by introduction of substances into an already-existing insulating layer the substance being nitrogen introduced into an oxide material, e.g. changing SiO to SiON
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
- H10P14/65—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by treatments performed before or after the formation of the materials
- H10P14/6516—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by treatments performed before or after the formation of the materials of treatments performed after formation of the materials
- H10P14/6529—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by treatments performed before or after the formation of the materials of treatments performed after formation of the materials by exposure to a gas or vapour
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
- H10P95/90—Thermal treatments, e.g. annealing or sintering
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
- H10P14/69—Inorganic materials
- H10P14/692—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses
- H10P14/6921—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon
- H10P14/6922—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon the material containing Si, O and at least one of H, N, C, F or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H10P14/6927—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon the material containing Si, O and at least one of H, N, C, F or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
- H10P14/69—Inorganic materials
- H10P14/694—Inorganic materials composed of nitrides
- H10P14/6943—Inorganic materials composed of nitrides containing silicon
- H10P14/69433—Inorganic materials composed of nitrides containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。
Description
【発明の詳細な説明】
半導体集積回路のための窒化された二酸化ケイ素層発明の分野
本発明は半導体デバイス、より詳細には二酸化ケイ素ノーを含むシリコン集積回
路に関する。
発明の背景
半導体集積回路は半導体基板、典型的には単結晶シリコンあるいはヒ化ガリウム
半導体チップの主表面上に集積された複数のトランジスタを含む。二酸化ケイ素
層はこれら集積回路内でMOS(金属酸化物半導体、MetalQxide S
em1conductor ) トランジスタのゲート酸化物誘電層として、及
び半導体の主表面上の(MOSあるいは他の)トランジスタ間に位置するトラン
ジスタを互いに電気的に隔離するための表面安定化酸化物誘電層として使用され
る。
VLS 工(超大規模集積、Very Large 5cale qnte −
grated )回路のMOS)ランジスタ技術においては、1閂の半導体チッ
プの主表面上にできるだけ多数のトランジスタを収容し回路動作の速度を向上す
るために個々のトランジスタの横方向の寸法ができるだけ小さくされる。
トランジスタの横方向の寸法をこのように小さくするのに伴って、理想的には、
MoSトランジスタのゲート電極を下側の半導体本体の主表面から分離する二酸
化ケイ素ゲート誘電(”ゲート酸化物″)層の厚さをこれと対応して(正比例す
る必要はないが)薄くすることが要求される。より具体的には、MOSトランジ
スタ内のゲート チャネル(ソースからドレイン)の長さが1ミクロン以下の長
さに縮小されると、ゲート酸化物の厚さは約200オングストローム以下に薄く
することが要求される。ただし、この場合、上側のゲート電極からの不純物がゲ
ート酸化物を通ってこの酸化物と下側の半導体との界面の所まで侵入し、望まし
くないトランジスタいき値電圧のシフトを起す原因となる。当分野においては、
二酸化ケイ素層を覆うシリコン窒化酸化物(酸化窒化物)層をMOSトランジス
タのゲート酸化物として使用すると、多くの不純物、例えば、ホウ素、酸素、窒
素、ナトリウム、ヒ素、及びリン(水は除く)がゲート酸化物を通って侵入する
のを防ぐ有効なバリア(あるいはシール)として機能することが知られている。
さらに、当技術においては、窒素を窒素原子の濃度の比[N/(N+0))(以
降、単に窒素比と呼ぶ)で約0.10から0.20、より好ましくは、約0,1
2から0.14含むシリコン窒化酸化物層は酸素及びケイ素の両方に対して非常
に有効なバリアとなることが知られている。
さらに、当分野においては、シリコン窒化物層の表面が酸素雰囲気内において高
温で急速に分解することが知られている。この分解による生成物はシリコン窒化
酸化層であるが、この組成は殆んど純粋の酸化物から殆んど純粋の窒化物の範囲
におよび、従って、より具体的には、この層の領域は約0.12から0.14の
窒素原子比を持ち、この領域が”シリコン窒化物”層(シリコン窒化物上のシリ
コン窒化酸化物から成る複合層)によって示される酸素の拡散に対する有効なバ
リアと関係があるものと信じられている。
従って、このシリコン窒化酸化物層1M0Sトランジスタのゲート酸化物を望ま
しくない拡散不純物から保護するだめのバリア層として使用することが提案され
ている。n−チャネルMOSトランジスタの場合は、このシールは具体的には酸
化物と半導体との界面にゲート電極からゲート酸化物を通じて(通常、ポリシリ
コン ゲート電極をドープするのに使用される)ヒ素あるいはリンが拡散するの
を防止するために必要であC1p−チャネル トランジスタの場合はホウ素の侵
入を防止するために必要である。ホウ素(並びにこの幾つかの化合物)は、ヒ素
あるいはリンよりも簡単にこの酸化物を通って拡散するだめ、ゲート酸化物を通
じての不純物の拡散の問題は、ゲート酸化物の淳さに関してれ一チャネル トラ
ンジスタ(約100から200オングストローム)よりp−チャネルMOSトラ
ンジスタ(約400オングストローム)に大きな下限の制約を課す。薄いゲート
酸化物層をこのようにシールするための先行技術による方法は酸化物層の最も上
の所に、例えば、これをアンモニア ガス内で加熱して二酸化ケイ素層を窒化す
ることによってシリコン窒化酸化層を形成することから成る。ただし、これら技
術はゲート酸化物の最も上の所に所望のシリコン窒化酸化物を形成するばかりで
なく、下側のシリコン半導体付近の領域内に望ましくない多量の窒素の拡散が起
って窒素比が0.13以上に上昇し、結果としてMOSトランジスタの動作に致
命的な影#を与える望ましくない多数の捕獲中心が生成される。きらに、ゲート
酸化物層の最も上の所のシリコン窒化酸化物バリア層の形成は窒化酸化物内の捕
獲中心の存在を伴なう。トランジスタの動作の際に1 これら捕獲中心は、例え
ば、半導体からこれら捕獲中心内にドリフトしここを占拠するエネルギーの高い
(′”ホット#)電子などの理由によって′電気的に荷電され、これはトランジ
スタのいき直電圧を制御不能に変動させることによってトランジスタの動作に悪
影響を与える。さらに、先行技術において使用される単一のMOSトランジスタ
のゲート酸化物上あるいは(MOSあるいは他の)トランジスタ間の分離酸化物
層全形成するための長期間におよぶ高温処理では、この期間中に半導体自体の中
で半導体に前に導入された望ましくない不純物の拡散が起こり、これによって、
半導体内の不純物領域(p−タブ、n−タブ、チャネル イオン注入領域、チャ
ネル ストップ)がこの中の不純物濃度の望1しくない変動、並びに逆の(I!
及び田)の導電タイプ、あるいは同一のタイプではあるが異なる導は率を持つ隣
接する領域間の境界を定義する接合輪郭の望ましくない変動によって望ましくな
い影響を受ける。
従って、これら先行技術による問題を解決する二酸化ケイ素誘tIL層上のシリ
コン窒化物バリア層を待つ集漬回路全開発すること:旬重’Qなことである。
発明の要約
本発明(・こよる窒化された二酸化シリコン層(ま窒素比(N/N十〇)がこの
窒化てれた層の最も」−の表面の所の約0.13以上の値から、この最も上の表
面から約300オングストローム以下の第1の距離住だけ離れた所で約013の
値に落ち、この最も上の表面から約60オングストローム以下の第2の距離d2
だけ雌れた所で約005以下の値に落ち、そしてこの最も上の表面から第2の距
離d2より、@れた全ての層内で約0.05以下にとどまるが、ただし、この層
の底面から約20オングストローム以内の距離内では窒素比が最高的010から
0.15まで上昇することを特徴とする。
図面の簡単な説明
第1図から第5図は本発明の一例としての実施態様に従がう回路の一連の製造段
階でのMOSトランジスタを含む4積回路の部分の一列としての断面図を示す。
詳細な説明
発明の要約において述べられ(後に詳細に述べられる)イ素層の最上部を窒化す
ることによって形成される。この窒化はこの二酸化ケイ素層を高温、例えば、約
1200から1250° あるいはこれ以上の温度で、窒素を含む・雰囲気内、
好ましくは、純粋のアンモニア内で急激に焼さなましすることによって遂行てれ
る。パ漕、激な焼きな1し″とは、この層が初期の比較的低い温度(例、えば、
室温)から第1の比域的短かい期間t1同に高温に加熱し、次にこの温度(付近
あるいはこれより幾分か高い温度)に第2の比較的短かい期間t2だけ保持し、
その後直ちに最終の比較的低い温度に(例えば、部屋への放熱によって)第3の
比較的類い期間t3内で冷却することを、意味する。゛比較的低い温度”とは、
窒素あるいは他の主な不純物の酸化物あるいは下側の半導体への拡散が問題とな
らないような十分に低い温度、典型的には約500℃あるいはこれ以下を意味す
る。初期及び最終の比較的低い温度は同一であっても同一でなくても良い。
好ましくは、期間t1、t2及びt3は全て約10秒間あるいはそれ以下とされ
るが、ただし、約1分あるいは2分と長くても良い。この方法で、窒化された二
酸化ケイ素層の最上部の所に約0.13以上の窒素比のシリコン窒化酸化物の所
望のバリア一層が形成される。窒化ノー内の窒素の分布は、窒素比が層の最も上
の表面の所0.13以上の値(典型的には約0.35)から第1の距離伏以内の
約013まで落ちることを特徴とする。ここで、この距離dは、オージェ測定に
よると、約15から25オングストロームであるとみられ、安全をみて、この層
の最も上の表面から約300オングストローム以下の距離とされる。さらに、こ
の窒素比は、好ましくは、この窒化された二酸化ケイ素層の最も上の層からさら
に第1の距離だけあるいはこれより少し離れた第2の距離d2(d2≦2d)の
所では約0.05に落ち、ざらに、この窒素比りま、Llf−ましくば、この距
離から下の半導体基板との境界から約20オングストロームあるいはこれよシ少
しだけ離nた第:3の距離五まで層全通じて約0.05の値にとどまる。さらに
、下の半導体基板との境界からこの?A3の距離乙以内の層の(底の)領域内で
は、残りの中間領域が存在するかぎり、この窒素比は0605以上、例えば、約
0.15となる。ここで、この中間層の上端はこの層の最も上の表面から第2の
距離d2だけ離れた所に位置し、下端はこの7層と下の半導体基板の境界から第
3の距離とだけ離れた所に位置し、この中間層内では、窒素量は0.05以下と
なる。従って、第2の距離d2と第3の距離トとの和は、(残りの中間領域のた
め)この窒化された二酸化ケイ素層の厚さより小さい。この中間領域の約0.0
5という比較的低い窒素比の値によって窒素の下側の半導体基板への望ましくな
い分散が阻止される。
いずれにしても、窒化された二酸化ケイ素層の最も上の表面から第2の距離d2
以上離れた全ての所では、窒素比が、これが他の原子と結合しているいないに関
係なく、非常に少なくなる。
窒化された酸化物に対する約0.13の値か実際に達成されることを保証するた
めに、つまシ、距離生が正であり、従って、結果としての窒化酸化物層内のどこ
かに所望のバリア層が形成されることを保証するために、この急激な加熱による
焼きなまし時間あるいは温度(あるいは両者)が窒化された酸化物層の最も上の
表面の所の窒素比が約0.13以上になるように調節される。従って、距離体は
二酸化ケイ素部分上のシリコン窒化酸化物部分から成る複合層のシリコン窒化酸
化物部分の(有効)厚さdlあるいは二酸化ケイ素層上に位置するシリコン窒化
酸化物層の(有効)厚さとしてみることができる。
シリコン窒化酸化物層のこの厚さ旦は、十分に高い温度(具体的には、約120
0℃)の十分に急激な加熱による焼きなましによって形成されたときは、約30
オングストロームあるいはこれ以下に自己制限される傾向を持つ。この自己制限
は十分な高温において十分に急激な熱による焼きなましによって形成されるシリ
コン窒化酸化物が、この厚さの窒化酸化物が形成されると、多量の窒素が二酸化
ケイ素内にさらに拡散する機会を持つ前に、この二酸化ケイ素内に窒素がさらに
拡散するのを防止する有効なバリアとして働くものと考えられる。ただし、この
仮説が正しいか否かは、本発明が有効であるか否かとは無関係である。さらに、
この比較的小さな厚さ休のシリコン窒fヒ酸化物は上側の金属層、例えば、この
シリコン窒化酸化物の最も上の表面と直接に接触するMOSトランジスタ内のゲ
ート電極からシリコン窒化酸化物内のこの距離県内に位置する捕獲中心への直接
のトンネルを許し、従って、捕獲中心の望ましくない電荷が都合良く放電するの
に十分に小さなものであると考えられる。
同時に、(シリコン窒化酸化物層の下Julの)残りの二酸化ケイ素層には殆ん
ど窒素は含まれない。
つまり、本発明は二酸化ケイ素上の本質的にシリコン窒化酸化物から成る複合層
に関与する。ここで、窒素比・が複合層の最も上の表面の所の0.13以上の値
からこの最も上の面から測定して約30オングストローム(ちるいはこれ以下)
の第1の距離件の所では約0.13の値に落ち、第2の距離d2(d2≦2d)
の所では約0.05(あるいはこれ以下)の値に落ち、この距md2からこの複
合層の底面から約20オングストロームあるいはこれ以内の距離トに至るまでこ
の層の残りを通じてこの約0.05の値以下にとどまり、そしてこの複合層の底
の面から距離X以内では窒素比は層内のどこでも約0.15以内となる。従って
、二酸化ケイ素上のシリコン窒化酸化物の複合層は下、RlIの基板に、例えば
、窒素、ナトリウム、ヒ素、及びリンが侵入するのを防ぐのに使用できる。
本発明に従って誘電体として二酸化ケイ素上のシリコン窒化酸化物の複合層を持
つMOSコンデンサが成功の5ちに製造され、このコンデンサのキャパシタンス
−電圧特性が約5ボルトの両方の極性の電圧範囲を通じてテストされ、望ましく
ない重荷捕獲現象が発生しないことが実証された。
本発明の1つの実施態様においては、集積回路内のMOSトランジスタは二酸化
ケイ素上のシリコン窒化酸化物の複合層を持つが、この複合層は約50から40
0オングストロームの範囲の厚さを持ち、上ff1llのゲート電極を下側のこ
の回路が集積さ:n、、る半・、4体基板の主表面から分離する。ゲートIui
−メはこの窒化酸化1勿の最も上の面と直接に接触する金属性(金属ケイ化物)
ノ々から成る。この方法によって、ゲート電極が存在すること及び窒化酸化物の
厚さすが小さいことか1−)、これが存在しない場合は動作の際に捕獲中心の荷
91によって起こる電極とシリコン窒化酸化物内の捕り麿中七・の間の賢荷キャ
リヤの直づ妾のトンネル現象、これによる電界の望ましくない変動、従って下側
の半導体基板内のトランジスタチャネル領域のいき値電圧の望ましくない変動を
抑止することが可能となる。
他の実施態様、例えば、窒化された二酸化ケイ素、・ノ:半4体基板をトランジ
スタが集積された領域の間で覆い、この窒化された層がl・ランジスタを曲のト
ランジスタから気気的に隔離すると同時に望4しくない不純物が周囲から半導体
に侵入するのを妨ぐ表面安定化誘電体として機能するような集積回路も本発明に
包括されるものである。
」1
第1図に示されるような窒化された二酸化ケイ素のゲート誘電体を含むMOSト
ランジスタを持つ集積回路全製造するために、p−タイプ単結晶シリコン半導体
基板10の最も上の表面10,5が従来の方法によって典型的には約3,000
オングストロームの均一なjつさに熱的に成長された比較的厚い電界酸化物層1
2、及び従来の方法によって約100オングストロームの均一な厚さに熱的に成
長された比較的薄いゲート酸化物層11によって覆われた。この電界酸化物の厚
さは実用的には約2,000から5,000オングストロームの範囲でも良く、
そしてこのゲート酸化物の厚さは約50から200オングストロームの範囲であ
っても良い。
次に、第2図に示されるように、この電界酸化物及びゲート酸化物層の最も上の
部分がシリコン窒化酸化物層22を形成するように窒化された。より具体的には
上に説明の窒素比の分布を持つ実質的に二酸化ケイ素部分21上のシリコン窒化
酸化物部分22から成る比較的薄い複合誘電層が形成された。例えば、窒化酸化
物部分の最も上の表面22.5(従って、この複合誘電層の最も上の表面)の所
の窒素比が約0.35でろシ、この比が層22のこの最も上の表面22.5から
下に向って約15から25オングストロームの範囲の距離の所では約o、13に
落ち、そしてこの最も上の表面22.5より約60オングストローム以上離れた
ところではどこでも0.05以下となるようにされる。
こうして複合誘電体を形成するためには第1図に示さジ9l−94(1982年
12月)号にA、カムガー(A、 Kamger )及びE、ラベート(E、
Labate )によって発表された論文〔非干渉性先金使用してのポリシリコ
ン膜の再結晶(Recrystallization of Polysili
conFilme Using Incoherent Light ) )
に説明のタイプの加熱装置のRTA (急激熱焼きなまし、%apid The
rmal春nnealing )チャンバーに置かれた。この構造が置かれたこ
のチャンバーに市販の超高純度アンモニアが概むね大気圧にて1 cm/ se
cの流速で加えられた。急激な熱による1尭きなまじのための熱源として機能す
るタングステン ランプに加えられるパワーがこの構造の(高温計によって測定
された)温度が室温から約10秒以内に約1250℃(あるいはこれ以上)の温
度に上昇され、次の10沙間1250℃(あるいは最高1300℃までのこれよ
り少し高い温度)にとどまるように調節された。
その陵、直ちに、タングステン ランプへのパワーが切られ、これによってこの
構造が次の10秒間以内に約500℃まで冷却された。
加熱された温度は1250℃であると測定されたが、最高50°までの誤差の可
能性があり、従って、加熱された温度は実際には最低1200℃から最高130
0℃の範囲であったと考えられる。さらに、こうして測定される加熱された温度
を加熱の間に1300℃あるいはそれ以上に達するようにし、この場合は、構造
の温度が高温の状態に保持される期間をこれに対応して10秒以下に短かくする
ことも可能である。
次に、第3図に示されるように、多結晶シリコン層23が従来の方法・1・でよ
って典型的には約1.500オングストロームの厚さに破着文びパターン化きれ
局所化されたポリシリコン直弥層23が形成された。次に従来の方法によってT
E01 (テラ エチル オルソ シリケート、Tera Ethyl 0rt
ho Fq目1cate ) g24が、典型的には約2.500オングストロ
ームの厚さに被着された。次に(第4図)、この構造がイオンによる反応性イオ
ン エツチングによって異方的にエツチングされ、これによってポリシリコン層
23の最も上の表面及び半導体の最も上の主表面10.5が裸にされた。こうし
て、中心領域二酸化ケイ素の部分31及びシリコン窒化酸化物の部分32(それ
ぞれ厚い酸化物層21及び22に由来する)が残され、同様に、電界酸化物12
に隣接する周辺領域内にもう1つの二酸化ケイ素部分41及びシリコン窒化酸化
物部分42(これもそれぞれ層21及び22に由来する)が残され、ポリシリコ
ン層23の側壁にTEO3側壁部分34が残さノt、そしてシリコン窒化酸化物
部分42の上に別のTEO8部分44が残された。
次に、ケイ化物を形成する金属、例えば、コバルトあ〕るいはチタンがシリコン
を覆うこれら領域の上に典型的には約1,500オングストロームの厚さに被層
され金属ケイ化物を形成するように焼結され、そして金属は除去するが金属ケイ
化物あるいは酸化物(TE01を含む)は除去しないエツチング溶液、例えば、
王水によって湿5式エツチングされた。こうして(第5図)、金属ケイ化物ゲー
ト電極層53、金属ケイ化物ソース電極56、及び金属ケイ化物ドレイン電極5
7が形成された。この構造に灯して、次にリン拡散ステップが遂行でれ、これに
よってリンかぐ止萬ケイ化物ゲート電極53、並びに金属ケイ化物ゲートのソー
ス及びトレイン電極k MfIじて下1dllのシリコン半導体内に拡散され、
ここでn十頭域が形成されるが、この領域は当技術において周知のごとく、ゲー
ト電極53のエツチングと整合する。
次にドープされないガラス層51が典型的には約5,000オングストロームの
厚さに被着され、ソース及びドレイン電極への電気的なアクセスを可能とするた
めの窓がパターン化された。ゲートへのアクセスにはゲート電極層53は、通常
、第5図の平面と垂直の方向に電界酸化物を覆う領域まで延びる。この領域には
ドープされないガラスIf151も延び、ゲート電極へのアクセスのための窓が
提供された。最後に、アルミニウム層(並びに当技術において周知の他の相互接
続)が乗積回路の所定の相互接続に従がうソース電極56及びドレイン電極57
へのアクセス用金属化層56及び57を形成するために被着及びパターン化され
た。
TEO3層24の異方的エツチングを適当にマスキングすることによって、電界
酸化物からのシリコン窒化酸化物の除去を避け、次にシリコン窒化酸化物部分4
2を電界酸化物12の上を横方向に水平に延ばすことによって、表面安定化及び
分離を達成できることは周知である。
国際調査報告
1M1annn61111 All@IIglb。、。?CT/US 8510
2243A、IN’NE:(:τO−:’ZINTERN、’<T:CNA、L
SEAR(:!RE?CRTON
Claims (7)
- 1.最も上側の表面及び底面を持つ窒化された二酸化ケイ素層(32)を含む集 積回路において、この層の該最も上側の表面の所の窒素比が0.13以上であり 、該層内の窒素比が該最も上側の表面から約30オングストローム以下の第1の 距離だけ離れた所で約0.13以下に落ち、該最も上側の表面から約該第1の距 離の2倍以下の第2の距離だけ離れた所で約0.05以下に落ちることを特徴と する集積回路。
- 2.請求の範囲第1項に記載の集積回路において、該層内の窒素比が該層の該層 の該最も上側の表面から該第2の距離だけ離れた所を上端とし該層の該底面から 約20オングストローム以下の第3の距離だけ離れた所を下端とする中間領域内 のあらゆる所で0.05以下にとどまることを特徴とする集積回路。
- 3.請求の範囲第2項に記載の集積回路において、該窒素比が該層の該層の該底 面から該中間領域の該下端まで延びる底領域内で約0.15を越えない量まで上 昇することを特徴とする集積回路。
- 4.請求の範囲第1項に記載の集積回路において、該窒化二酸化ケイ素層の厚さ が約50から400オングストロームの範囲であることを特徴とする集積回路。
- 5.二酸化ケイ素層を窒化して最も上側の表面及び底面を持つ窒化二酸化ケイ素 層を形成するステツプを含む集積回路を製造する方法において、該方法が二酸化 ケイ素層を該層の主表面を窒素を含む雰囲気に露出した状態で少なくとも約12 00℃の温度に急速に加熱する焼きなましステツプを含み、該窒化された二酸化 ケイ素層内の窒素比が該最も上側の表面の所の約0.13以上の値から該最も上 側の表面から約30オングストローム以下の第1の距離だけ離れた所で約0.1 3以下に落ち、さらに該最も上側の表面から約60オングストロームの第2の距 離だけ離れた所で約0.05以下に落ちることを特徴とする集積回路の製造方法 。
- 6.請求の範囲第5項に記載の方法において、該雰囲気が本質的にアンモニアか ら成ることを特徴とする方法。
- 7.請求の範囲第6項に記載の方法において、該二酸化ケイ素層が半導体本体上 に位置し、該加熱が少なくとも約1250℃に達することを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US678569 | 1984-12-05 | ||
| US06/678,569 US4623912A (en) | 1984-12-05 | 1984-12-05 | Nitrided silicon dioxide layers for semiconductor integrated circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62501184A true JPS62501184A (ja) | 1987-05-07 |
| JP2568527B2 JP2568527B2 (ja) | 1997-01-08 |
Family
ID=24723349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61501072A Expired - Fee Related JP2568527B2 (ja) | 1984-12-05 | 1985-11-13 | 半導体集積回路のための窒化された二酸化ケイ素層 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4623912A (ja) |
| EP (1) | EP0205613B1 (ja) |
| JP (1) | JP2568527B2 (ja) |
| KR (1) | KR960000378B1 (ja) |
| CA (1) | CA1260364A (ja) |
| DE (1) | DE3578656D1 (ja) |
| ES (1) | ES8801968A1 (ja) |
| IE (1) | IE57207B1 (ja) |
| WO (1) | WO1986003621A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02102534A (ja) * | 1988-10-11 | 1990-04-16 | Nec Corp | 半導体装置の形成方法 |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4882649A (en) * | 1988-03-29 | 1989-11-21 | Texas Instruments Incorporated | Nitride/oxide/nitride capacitor dielectric |
| US5874766A (en) * | 1988-12-20 | 1999-02-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having an oxynitride film |
| JPH02288235A (ja) * | 1989-04-27 | 1990-11-28 | Fujitsu Ltd | 半導設装置の製造方法 |
| US5242848A (en) * | 1990-01-22 | 1993-09-07 | Silicon Storage Technology, Inc. | Self-aligned method of making a split gate single transistor non-volatile electrically alterable semiconductor memory device |
| US5572054A (en) * | 1990-01-22 | 1996-11-05 | Silicon Storage Technology, Inc. | Method of operating a single transistor non-volatile electrically alterable semiconductor memory device |
| JP2907344B2 (ja) * | 1990-06-27 | 1999-06-21 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US5254489A (en) * | 1990-10-18 | 1993-10-19 | Nec Corporation | Method of manufacturing semiconductor device by forming first and second oxide films by use of nitridation |
| US5237188A (en) * | 1990-11-28 | 1993-08-17 | Kabushiki Kaisha Toshiba | Semiconductor device with nitrided gate insulating film |
| JP2652108B2 (ja) * | 1991-09-05 | 1997-09-10 | 三菱電機株式会社 | 電界効果トランジスタおよびその製造方法 |
| US5250456A (en) * | 1991-09-13 | 1993-10-05 | Sgs-Thomson Microelectronics, Inc. | Method of forming an integrated circuit capacitor dielectric and a capacitor formed thereby |
| US5449941A (en) * | 1991-10-29 | 1995-09-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
| US5726087A (en) * | 1992-04-30 | 1998-03-10 | Motorola, Inc. | Method of formation of semiconductor gate dielectric |
| US6531730B2 (en) * | 1993-08-10 | 2003-03-11 | Micron Technology, Inc. | Capacitor compatible with high dielectric constant materials having a low contact resistance layer and the method for forming same |
| US5392189A (en) * | 1993-04-02 | 1995-02-21 | Micron Semiconductor, Inc. | Capacitor compatible with high dielectric constant materials having two independent insulative layers and the method for forming same |
| US6791131B1 (en) | 1993-04-02 | 2004-09-14 | Micron Technology, Inc. | Method for forming a storage cell capacitor compatible with high dielectric constant materials |
| TW264575B (ja) * | 1993-10-29 | 1995-12-01 | Handotai Energy Kenkyusho Kk | |
| US5397720A (en) * | 1994-01-07 | 1995-03-14 | The Regents Of The University Of Texas System | Method of making MOS transistor having improved oxynitride dielectric |
| US5629221A (en) * | 1995-11-24 | 1997-05-13 | National Science Council Of Republic Of China | Process for suppressing boron penetration in BF2 + -implanted P+ -poly-Si gate using inductively-coupled nitrogen plasma |
| US5808335A (en) * | 1996-06-13 | 1998-09-15 | Vanguard International Semiconductor Corporation | Reduced mask DRAM process |
| US5969397A (en) * | 1996-11-26 | 1999-10-19 | Texas Instruments Incorporated | Low defect density composite dielectric |
| US6331468B1 (en) * | 1998-05-11 | 2001-12-18 | Lsi Logic Corporation | Formation of integrated circuit structure using one or more silicon layers for implantation and out-diffusion in formation of defect-free source/drain regions and also for subsequent formation of silicon nitride spacers |
| US6177363B1 (en) | 1998-09-29 | 2001-01-23 | Lucent Technologies Inc. | Method for forming a nitride layer suitable for use in advanced gate dielectric materials |
| US6380055B2 (en) | 1998-10-22 | 2002-04-30 | Advanced Micro Devices, Inc. | Dopant diffusion-retarding barrier region formed within polysilicon gate layer |
| US6087236A (en) * | 1998-11-24 | 2000-07-11 | Intel Corporation | Integrated circuit with multiple gate dielectric structures |
| US6303520B1 (en) * | 1998-12-15 | 2001-10-16 | Mattson Technology, Inc. | Silicon oxynitride film |
| JP3350478B2 (ja) * | 1999-04-21 | 2002-11-25 | 宮城沖電気株式会社 | 半導体素子の製造方法 |
| US6949787B2 (en) * | 2001-08-10 | 2005-09-27 | Spinnaker Semiconductor, Inc. | Transistor having high dielectric constant gate insulating layer and source and drain forming Schottky contact with substrate |
| US6323143B1 (en) * | 2000-03-24 | 2001-11-27 | Taiwan Semiconductor Manufacturing Company | Method for making silicon nitride-oxide ultra-thin gate insulating layers for submicrometer field effect transistors |
| US6559007B1 (en) * | 2000-04-06 | 2003-05-06 | Micron Technology, Inc. | Method for forming flash memory device having a tunnel dielectric comprising nitrided oxide |
| EP1184044B1 (de) | 2000-08-28 | 2004-05-26 | Medela AG | Brusthaubeneinsatz |
| US6544908B1 (en) | 2000-08-30 | 2003-04-08 | Micron Technology, Inc. | Ammonia gas passivation on nitride encapsulated devices |
| US6878415B2 (en) * | 2002-04-15 | 2005-04-12 | Varian Semiconductor Equipment Associates, Inc. | Methods for chemical formation of thin film layers using short-time thermal processes |
| US6780720B2 (en) | 2002-07-01 | 2004-08-24 | International Business Machines Corporation | Method for fabricating a nitrided silicon-oxide gate dielectric |
| KR20110057645A (ko) * | 2009-11-24 | 2011-06-01 | 삼성전자주식회사 | 절연막 형성 방법 및 이를 포함하는 트랜지스터 형성 방법 |
| KR101562020B1 (ko) * | 2010-02-22 | 2015-10-21 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7506594A (nl) | 1975-06-04 | 1976-12-07 | Philips Nv | Werkwijze voor het vervaardigen van een halfge- leiderinrichting en halfgeleiderinrichting ver- vaardigd met behulp van de werkwijze. |
| US4097889A (en) | 1976-11-01 | 1978-06-27 | Rca Corporation | Combination glass/low temperature deposited Siw Nx Hy O.sub.z |
| US4131902A (en) | 1977-09-30 | 1978-12-26 | Westinghouse Electric Corp. | Novel bipolar transistor with a dual-dielectric tunnel emitter |
| DE2967704D1 (de) * | 1978-06-14 | 1991-06-13 | Fujitsu Ltd | Verfahren zur herstellung einer halbleiteranordnung mit einer isolierschicht. |
| JPS5519850A (en) | 1978-07-31 | 1980-02-12 | Hitachi Ltd | Semiconductor |
| US4214919A (en) | 1978-12-28 | 1980-07-29 | Burroughs Corporation | Technique of growing thin silicon oxide films utilizing argon in the contact gas |
| JPS6010644A (ja) | 1983-06-30 | 1985-01-19 | Toshiba Corp | 半導体装置の製造方法 |
-
1984
- 1984-12-05 US US06/678,569 patent/US4623912A/en not_active Expired - Lifetime
-
1985
- 1985-11-13 JP JP61501072A patent/JP2568527B2/ja not_active Expired - Fee Related
- 1985-11-13 DE DE8686901000T patent/DE3578656D1/de not_active Expired - Fee Related
- 1985-11-13 KR KR1019860700526A patent/KR960000378B1/ko not_active Expired - Lifetime
- 1985-11-13 EP EP86901000A patent/EP0205613B1/en not_active Expired - Lifetime
- 1985-11-13 WO PCT/US1985/002243 patent/WO1986003621A1/en not_active Ceased
- 1985-11-28 CA CA000496463A patent/CA1260364A/en not_active Expired
- 1985-12-04 ES ES549560A patent/ES8801968A1/es not_active Expired
- 1985-12-04 IE IE3050/85A patent/IE57207B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02102534A (ja) * | 1988-10-11 | 1990-04-16 | Nec Corp | 半導体装置の形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CA1260364A (en) | 1989-09-26 |
| EP0205613B1 (en) | 1990-07-11 |
| ES549560A0 (es) | 1988-03-16 |
| DE3578656D1 (de) | 1990-08-16 |
| KR960000378B1 (ko) | 1996-01-05 |
| JP2568527B2 (ja) | 1997-01-08 |
| IE853050L (en) | 1986-06-05 |
| ES8801968A1 (es) | 1988-03-16 |
| US4623912A (en) | 1986-11-18 |
| IE57207B1 (en) | 1992-06-03 |
| KR880700460A (ko) | 1988-03-15 |
| EP0205613A1 (en) | 1986-12-30 |
| WO1986003621A1 (en) | 1986-06-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62501184A (ja) | 半導体集積回路のための窒化された二酸化ケイ素層 | |
| US4701349A (en) | Semiconductor integrated circuit device and method of producing the same | |
| US4954867A (en) | Semiconductor device with silicon oxynitride over refractory metal gate electrode in LDD structure | |
| EP0682359A1 (en) | Multilayer gate MOS device | |
| JPS63132434A (ja) | 半導体装置の製法 | |
| CA1237537A (en) | Method of making mosfets using silicate glass layer as gate edge masking for ion implantation | |
| JPS6298642A (ja) | 半導体集積回路装置の製造方法 | |
| JP2889295B2 (ja) | 半導体装置及びその製造方法 | |
| JPH03227516A (ja) | 半導体装置の製造方法 | |
| JPS62169412A (ja) | 半導体集積回路装置の製造方法 | |
| JPH02155273A (ja) | Mos電界効果トランジスタ | |
| JP3538679B2 (ja) | 電界効果型トランジスタの製造方法 | |
| JP4011434B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP2817518B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0653492A (ja) | 半導体装置及びその製造方法 | |
| JPS6276560A (ja) | 半導体装置の製造方法 | |
| US5646057A (en) | Method for a MOS device manufacturing | |
| CA1204222A (en) | Semiconductor device | |
| JP2647611B2 (ja) | 半導体装置 | |
| JPS61267365A (ja) | 半導体装置 | |
| JPH05315617A (ja) | 絶縁形電界効果トランジスタの製造方法 | |
| JPH0227769A (ja) | 半導体装置 | |
| JP3437111B2 (ja) | 半導体装置の製造方法 | |
| JPH07221044A (ja) | 半導体装置の製造方法 | |
| JPH04100238A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |