JPH04100238A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04100238A JPH04100238A JP21773390A JP21773390A JPH04100238A JP H04100238 A JPH04100238 A JP H04100238A JP 21773390 A JP21773390 A JP 21773390A JP 21773390 A JP21773390 A JP 21773390A JP H04100238 A JPH04100238 A JP H04100238A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＬＳＩの製造方法に関し特に高信頼性を保持
した半導体装置を提供するものである。
した半導体装置を提供するものである。
従来、ＭＯ３ＦＩＣＴからなるＬＳＩの製造方法は、例
えば、シリコン基板上に素子分離絶縁膜及びゲート酸化
膜を形成後、ＣＶＤ法によりポリシリコンを堆積し、リ
ンなどの不純物を拡散してから選択ドライエツチングす
ることによりゲート電極を形成する。次に、イオン打込
みによりソースドレインを形成してから、ＯＶＤシリコ
ン酸化物の層間絶縁膜を形成し、コンタクトホールを開
孔後、Ａｔ配線を施し、更にパッシベーション膜を積層
する。
えば、シリコン基板上に素子分離絶縁膜及びゲート酸化
膜を形成後、ＣＶＤ法によりポリシリコンを堆積し、リ
ンなどの不純物を拡散してから選択ドライエツチングす
ることによりゲート電極を形成する。次に、イオン打込
みによりソースドレインを形成してから、ＯＶＤシリコ
ン酸化物の層間絶縁膜を形成し、コンタクトホールを開
孔後、Ａｔ配線を施し、更にパッシベーション膜を積層
する。
従来の方法では、ゲート電極薄膜とゲート酸化膜の界面
の状態により、ゲート特性、例えば、膜耐圧、ＴＤＤ
Ｂ （Ｔｉｍｅ ｄｅｐｅｎｄｅｎｔ Ｄｉｅ１８
ｃｔｏｒｉｃ Ｂｒｅａｋｄｏｗｎ ）特性などは著
しく変動し、ＬＳＩの信頼性を低下させるものであった
。本発明は、この欠点を補い、ゲート特性及び膜質（例
えば、固定電荷密度、界面単位密度の低減）の高信頼性
を保持した半導体装置の提供を目的とするものである。
の状態により、ゲート特性、例えば、膜耐圧、ＴＤＤ
Ｂ （Ｔｉｍｅ ｄｅｐｅｎｄｅｎｔ Ｄｉｅ１８
ｃｔｏｒｉｃ Ｂｒｅａｋｄｏｗｎ ）特性などは著
しく変動し、ＬＳＩの信頼性を低下させるものであった
。本発明は、この欠点を補い、ゲート特性及び膜質（例
えば、固定電荷密度、界面単位密度の低減）の高信頼性
を保持した半導体装置の提供を目的とするものである。
本発明の半導体装置の製造方法は、ＭＯ３ＦＩＩＴから
なるＬＳＩの製造方法において、少な（ともゲート酸化
膜形成後、眉間絶縁膜形成までの工程中で、”２あるい
は、不活性ガスで希釈したＨ２雰囲気中で、アニールを
することを特徴とする。
なるＬＳＩの製造方法において、少な（ともゲート酸化
膜形成後、眉間絶縁膜形成までの工程中で、”２あるい
は、不活性ガスで希釈したＨ２雰囲気中で、アニールを
することを特徴とする。
本発明の製造方法の一実施例を説明する。第１図（α）
〜（Ｃ） 本発明によるポリシリコン電極を持つＭＯ３
ＩＦＥＴからなるＬＳＩの製造工程断面図である。シリ
コン基板１に素子分離絶縁膜２を形成した後、ゲート酸
化膜５を形成し、しきい値電圧調整の為のチャネルイオ
ンを注入してからＳｉＨ４を熱分解し、ポリシリコン膜
４を４０ｏｏＸ堆積する（第１図（α））。次にリンを
熱拡散してから、選択エツチングによりゲート電極５を
形成する。次に、Ａｒで希釈した４、０％のＨ２ガス雰
囲気中、６００℃で６０分のアニールを行った（第１図
（ｂ））。その後、ゲート電極５や分離絶縁膜２をマス
クにしてソース６・ドレイン７の不純物層となる領域に
イオン注入を行った後、活性化し、さらに、眉間絶縁膜
８を堆積しく第１図（Ｃ））、コンタクトホールをあけ
、その上にアルミ合金を堆積後、これをパターン化して
金属配線を形成し、その上にパッシベーション膜を形成
した。この結果、本発明の方法で製造したＬＳＩは、ゲ
ート耐圧に関するデバイス不良は、従来より激減して、
モニタ÷テス、トの結果、ＴＤＤＢの寿命が１桁近く改
善されているのが確認された。この他、上述の実施例に
おいてＨ２２アニール件を変えた場合についても実施し
たが、Ｈ，ガス濃度を４．０％から８．０％、１２％に
増加させると、８．０％の場合は４．０％の場合よりも
わずかにゲート耐圧不良は改善され、ＴＤｌ）Ｂ寿命も
若干伸びているが、１２％の場合は、ゲート耐圧不良の
減少の程度、及びＴＤＤＢ寿命の伸びは、８．０％の場
合と同様であるのが確認された。ゲート耐圧不良の減少
とＴＤＤＢ寿命の伸びをＨ２アニールの効果とすると、
アニール温度を５５０℃から６５０℃に振ってみたが、
Ｈ！アニールの効果は６００℃の場合が最も効果が太き
からだ。また希釈ガスもＡｒの代わりにＨｅｔＮ２を用
いて実施したところ、Ａｒを用いた時と同様な効果が認
められた。尚、ポリシリコン膜形成直後、ゲート電極薄
膜への不純物拡散直後、あるいはソースドレイン形成直
後のそれぞれの工程にＨ２アニールを実施してみたが、
いずれの場合４ａｚアニールの効果が同様に認められた
。
〜（Ｃ） 本発明によるポリシリコン電極を持つＭＯ３
ＩＦＥＴからなるＬＳＩの製造工程断面図である。シリ
コン基板１に素子分離絶縁膜２を形成した後、ゲート酸
化膜５を形成し、しきい値電圧調整の為のチャネルイオ
ンを注入してからＳｉＨ４を熱分解し、ポリシリコン膜
４を４０ｏｏＸ堆積する（第１図（α））。次にリンを
熱拡散してから、選択エツチングによりゲート電極５を
形成する。次に、Ａｒで希釈した４、０％のＨ２ガス雰
囲気中、６００℃で６０分のアニールを行った（第１図
（ｂ））。その後、ゲート電極５や分離絶縁膜２をマス
クにしてソース６・ドレイン７の不純物層となる領域に
イオン注入を行った後、活性化し、さらに、眉間絶縁膜
８を堆積しく第１図（Ｃ））、コンタクトホールをあけ
、その上にアルミ合金を堆積後、これをパターン化して
金属配線を形成し、その上にパッシベーション膜を形成
した。この結果、本発明の方法で製造したＬＳＩは、ゲ
ート耐圧に関するデバイス不良は、従来より激減して、
モニタ÷テス、トの結果、ＴＤＤＢの寿命が１桁近く改
善されているのが確認された。この他、上述の実施例に
おいてＨ２２アニール件を変えた場合についても実施し
たが、Ｈ，ガス濃度を４．０％から８．０％、１２％に
増加させると、８．０％の場合は４．０％の場合よりも
わずかにゲート耐圧不良は改善され、ＴＤｌ）Ｂ寿命も
若干伸びているが、１２％の場合は、ゲート耐圧不良の
減少の程度、及びＴＤＤＢ寿命の伸びは、８．０％の場
合と同様であるのが確認された。ゲート耐圧不良の減少
とＴＤＤＢ寿命の伸びをＨ２アニールの効果とすると、
アニール温度を５５０℃から６５０℃に振ってみたが、
Ｈ！アニールの効果は６００℃の場合が最も効果が太き
からだ。また希釈ガスもＡｒの代わりにＨｅｔＮ２を用
いて実施したところ、Ａｒを用いた時と同様な効果が認
められた。尚、ポリシリコン膜形成直後、ゲート電極薄
膜への不純物拡散直後、あるいはソースドレイン形成直
後のそれぞれの工程にＨ２アニールを実施してみたが、
いずれの場合４ａｚアニールの効果が同様に認められた
。
以上、本発明では、ゲート電極となる薄膜形成以降に、
Ｈ！雰囲気中または、不活性ガスで希釈したＥ、雰囲気
中でアニールをすることによってゲート電極とゲート酸
化膜との界面及び８１基板とゲート酸化膜との界面を安
定化させ、ゲート特性及び膜質の高頼性を保持した半導
体装置が提供できる。
Ｈ！雰囲気中または、不活性ガスで希釈したＥ、雰囲気
中でアニールをすることによってゲート電極とゲート酸
化膜との界面及び８１基板とゲート酸化膜との界面を安
定化させ、ゲート特性及び膜質の高頼性を保持した半導
体装置が提供できる。
第１図（α）〜（Ｃ）は、本発明に関わる半導体装置の
製造方法を説明する為の概略断面工程図である。
製造方法を説明する為の概略断面工程図である。
１・・・・・・・・・シリコン基板
２・・・・・・・−・素子分離絶縁膜
５・・・・・・・・・ゲート酸化膜
４°°゛・・・・・・ポリシリコン膜
５°゛・・・・・・・ゲート電極
６・・・・・・・・・ソース領域
７・・・・・・・・・ドレイン領域
８・・・・・・・・・層間絶縁膜
以上
Claims (1)
- ＭＯＳＦＥＴからなるＬＳＩの製造方法において、少
なくともゲート酸化膜形成後、層間絶縁膜形成までの工
程中で、Ｈ＿２雰囲気あるいは、不活性ガスで希釈した
Ｈ＿２雰囲気中で、アニールをすることを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21773390A JPH04100238A (ja) | 1990-08-18 | 1990-08-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21773390A JPH04100238A (ja) | 1990-08-18 | 1990-08-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04100238A true JPH04100238A (ja) | 1992-04-02 |
Family
ID=16708897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21773390A Pending JPH04100238A (ja) | 1990-08-18 | 1990-08-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04100238A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6124154A (en) * | 1996-10-22 | 2000-09-26 | Seiko Epson Corporation | Fabrication process for thin film transistors in a display or electronic device |
| US6444507B1 (en) | 1996-10-22 | 2002-09-03 | Seiko Epson Corporation | Fabrication process for thin film transistors in a display or electronic device |
| US6673126B2 (en) | 1998-05-14 | 2004-01-06 | Seiko Epson Corporation | Multiple chamber fabrication equipment for thin film transistors in a display or electronic device |
-
1990
- 1990-08-18 JP JP21773390A patent/JPH04100238A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6124154A (en) * | 1996-10-22 | 2000-09-26 | Seiko Epson Corporation | Fabrication process for thin film transistors in a display or electronic device |
| US6444507B1 (en) | 1996-10-22 | 2002-09-03 | Seiko Epson Corporation | Fabrication process for thin film transistors in a display or electronic device |
| WO2004079826A1 (ja) * | 1996-10-22 | 2004-09-16 | Mitsutoshi Miyasaka | 薄膜トランジスタの製造方法、及び表示装置と電子機器 |
| US6673126B2 (en) | 1998-05-14 | 2004-01-06 | Seiko Epson Corporation | Multiple chamber fabrication equipment for thin film transistors in a display or electronic device |
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