JPS6250979B2 - - Google Patents

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Publication number
JPS6250979B2
JPS6250979B2 JP55129777A JP12977780A JPS6250979B2 JP S6250979 B2 JPS6250979 B2 JP S6250979B2 JP 55129777 A JP55129777 A JP 55129777A JP 12977780 A JP12977780 A JP 12977780A JP S6250979 B2 JPS6250979 B2 JP S6250979B2
Authority
JP
Japan
Prior art keywords
oxide film
forming
semiconductor substrate
selective
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP55129777A
Other languages
English (en)
Other versions
JPS5753960A (en
Inventor
Kenji Mitsui
Tooru Ookuma
Morio Inoe
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electronics Corp filed Critical Matsushita Electronics Corp
Priority to JP55129777A priority Critical patent/JPS5753960A/ja
Publication of JPS5753960A publication Critical patent/JPS5753960A/ja
Publication of JPS6250979B2 publication Critical patent/JPS6250979B2/ja
Granted legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]

Landscapes

  • Local Oxidation Of Silicon (AREA)
  • Element Separation (AREA)

Description

【発明の詳細な説明】 本発明は半導体基板上に選択的に酸化膜を形成
する方法を提供するものである。
従来、半導体基板上に配置されている各素子間
の分離等を目的とした選択酸化膜の形成は第１図
に示すように、半導体基板１上に酸化膜２を形成
したのち化学蒸着方法により窒化膜３を形成し、
さらに窒化膜３および酸化膜２を所定のパターン
形状となし、こののち酸素あるいは水蒸気または
これら混合気雰囲気中で加熱することによりなさ
れていた。この方法では第２図に示すように選択
酸化膜４の形成時に、酸素の供給が半導体基板の
露出した部分だけでなく開孔部の側面に露呈する
酸化膜２を通してその下部の半導体基板１にも供
給されるため、目的とする選択酸化膜４のみでな
く横方向にも酸化が進み酸化膜５が形成される。
この横方向酸化はバーズビーグとも称される。か
かる酸化膜の横方向への広がりの発生は半導体素
子の高集積化および高性能化にとつて大きな問題
となつている。
本発明はこのような問題の解決をはかつたもの
であり、半導体基板上に選択的に酸化膜を形成す
るにあたり、まず酸化膜を形成したのちその酸化
膜を所定のパターンに形成し、しかるのちアンモ
ニウムガス雰囲気中で加熱して窒化膜を形成し、
その後酸素あるいは水蒸気もしくはそれら混合気
雰囲気中で加熱して選択酸化膜を形成することに
より、横方向酸化（バーズビーク）のない目的の
選択酸化膜を形成する方法を提供するものであ
る。
以下本発明を実施例を用いて詳細に説明する。
第３図〜第５図は選択酸化膜の形成を本発明に
よる方法で実施した工程を示すもので、まずシリ
コン基板１の表面に二酸化ケイ素膜６を熱酸化法
で約600Å厚さに形成し、こののちその二酸化ケ
イ素膜６を選択的に食刻し、所定のパターン形状
とする（第３図）。つぎにシリコン基板１をアン
モニウムガス雰囲気中で約1100℃に加熱してシリ
コン基板１の表面に窒化ケイ素膜７を約1300Å厚
さに形成する（第４図）。この場合、横方向酸化
を防ぐために窒化ケイ素膜７はシリコン基板１上
で二酸化ケイ素膜６よりも200Å以上深くなるよ
うに形成することが必要である。しかるのち水蒸
気雰囲気中で約1000℃に加熱することにより選択
的に二酸化ケイ素膜８を約6000Å厚さに形成する
ことができる（第５図）。
以上説明した本発明の方法によればパターン形
成がなされた二酸化ケイ素膜６を通してのみ酸素
がシリコン基板１に供給されるため、従来の方法
のように目的とする選択酸化膜から横方向に酸化
膜が広がるバーズビークが発生しないので、半導
体素子の高集積化および高性能化に非常に有効で
ある。
以上説明したように、本発明によれば、シリコ
ン基板に選択的に窒化ケイ素膜を形成することに
よりバーズビークの発生がない二酸化ケイ素膜の
選択形成が可能となる。なお、以上の実施例で
は、選択的に窒化ケイ素膜を形成するためのマス
クとなつた二酸化ケイ素膜６を除去することなく
選択酸化膜８を形成する加熱処理を施したが、窒
化ケイ素膜の形成後に二酸化ケイ素膜６を除去
し、こののち選択酸化膜を形成するための加熱す
る処理を施してもバーズビークの発生を防ぐ効果
は損われない。
【図面の簡単な説明】
第１図および第２図は従来方法による選択酸化
膜の形成工程の断面図、第３図、第４図および第
５図は本発明による選択酸化膜の形成方法の一実
施例における工程の断面図である。 １……シリコン基板、６……酸化膜、７……窒
化膜、８……選択酸化膜。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体基板の表面全域に酸化膜を形成したの
    ち、同酸化膜を選択的に除去して所定のパターン
    となし、次いで前記半導体基板をアンモニウムガ
    ス雰囲気中で加熱し、前記酸化膜に覆われること
    なく露呈する半導体基板部分を前記酸化膜の形成
    深さよりも深い位置まで窒化膜に変換し、この後
    酸素あるいは水蒸気もしくはこれらの混合気雰囲
    気中で加熱処理を施して前記半導体基板を選択的
    に酸化することを特徴とする選択酸化膜の形成方
    法。 ２ 選択酸化の加熱処理が、酸化膜パターンを除
    去することなく施されることを特徴とする特許請
    求の範囲第１項に記載の選択酸化膜の形成方法。 ３ 選択酸化の加熱処理が酸化膜パターンの除去
    ののち施されることを特徴とする特許請求の範囲
    第１項に記載の選択酸化膜の形成方法。
JP55129777A 1980-09-16 1980-09-16 Formation of selective oxide film Granted JPS5753960A (en)

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JP55129777A JPS5753960A (en) 1980-09-16 1980-09-16 Formation of selective oxide film

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Publication Number Publication Date
JPS5753960A JPS5753960A (en) 1982-03-31
JPS6250979B2 true JPS6250979B2 (ja) 1987-10-28

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ID=15017951

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JP55129777A Granted JPS5753960A (en) 1980-09-16 1980-09-16 Formation of selective oxide film

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6341590U (ja) * 1986-09-03 1988-03-18

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06101519B2 (ja) * 1984-11-06 1994-12-12 日本電装株式会社 半導体素子分離両域の形成方法
EP0416809A3 (en) * 1989-09-08 1991-08-07 American Telephone And Telegraph Company Reduced size etching method for integrated circuits

Family Cites Families (2)

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Publication number Priority date Publication date Assignee Title
JPS4923071A (ja) * 1972-06-28 1974-03-01
JPS5391666A (en) * 1977-01-24 1978-08-11 Hitachi Ltd Manufacture for semiconductor device

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JPS5753960A (en) 1982-03-31

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