JPS62510B2 - - Google Patents
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- JPS62510B2 JPS62510B2 JP1081678A JP1081678A JPS62510B2 JP S62510 B2 JPS62510 B2 JP S62510B2 JP 1081678 A JP1081678 A JP 1081678A JP 1081678 A JP1081678 A JP 1081678A JP S62510 B2 JPS62510 B2 JP S62510B2
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- electrode
- thin film
- circuit
- transistor
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Description
【発明の詳細な説明】
＜梗概＞
本発明はメモリ付薄膜EL素子を駆動する電極
選択回路の耐圧要求を低減する回路に関する。
選択回路の耐圧要求を低減する回路に関する。
メモリ付マトリツクス薄膜EL素子を駆動する
ため、データ電極の選択回路をＮ型トランジスタ
で構成し、走査電極の選択回路をＰ型トランジス
タで構成している。Ｎ型トランジスタは本件出願
人が出願したように高耐圧化することが可能であ
るとともに、ゲート選択回路も含めてドライバ回
路を１つの半導体基板上に作り、IC化すること
ができる。しかし、Ｐ型トランジスタは原理的に
も高耐圧のものは製造困難であり、１パツケージ
当り４素子以上のものは製造されていない。この
ようにＰ型トランジスタの高集積化は不可能であ
り、ゲート選択回路等のロジツク回路とともに
IC化できる見込みもない。またこのトランジス
タは製造コストが高い。
ため、データ電極の選択回路をＮ型トランジスタ
で構成し、走査電極の選択回路をＰ型トランジス
タで構成している。Ｎ型トランジスタは本件出願
人が出願したように高耐圧化することが可能であ
るとともに、ゲート選択回路も含めてドライバ回
路を１つの半導体基板上に作り、IC化すること
ができる。しかし、Ｐ型トランジスタは原理的に
も高耐圧のものは製造困難であり、１パツケージ
当り４素子以上のものは製造されていない。この
ようにＰ型トランジスタの高集積化は不可能であ
り、ゲート選択回路等のロジツク回路とともに
IC化できる見込みもない。またこのトランジス
タは製造コストが高い。
本発明は走査電極を駆動するＰ型トランジスタ
の所要耐圧を下げる回路及び駆動方法を提供する
ものである。
の所要耐圧を下げる回路及び駆動方法を提供する
ものである。
＜先願発明＞
メモリ付薄膜ELマトリツクス素子の構成及び
特性は本件出願人が出願した特願昭50−83767号
「大容量性表示素子の駆動回路」その他に説明し
たが、もう一度簡単に説明する。
特性は本件出願人が出願した特願昭50−83767号
「大容量性表示素子の駆動回路」その他に説明し
たが、もう一度簡単に説明する。
薄膜EL表示装置はガラス基板の上に透明電極
を縞状に配置し、この上に例えばY2O3、Si2N4、
TiO2、Al2O3等の誘電物質を、更にこの上に例え
ばMnをドープしたZnS（黄燈発光）等の蛍光層
を、その上に更にY2O3、Si2N4、TiO2、Al2O3等
の誘電物質を蒸着法、スパツタ法等の薄膜技術に
より各々の層を500〜10000Åの厚さに被着して２
重絶縁型３層構造にして、その上に上記透明電極
と直交する方向に縞状電極を配置しマトリツクス
形電極を構成する。かかる構造の３層構造薄膜
EL表示装置において、第１の電極群のうちの一
つと第２の電極群のうちの一つを選び適当な交流
電圧を印加すると、この両電極が交差して挾まれ
た微少面積部分が発光する。これが画面の一絵素
に相当する。これの組合せによつて、文字、記
号、模様等を表示する。
を縞状に配置し、この上に例えばY2O3、Si2N4、
TiO2、Al2O3等の誘電物質を、更にこの上に例え
ばMnをドープしたZnS（黄燈発光）等の蛍光層
を、その上に更にY2O3、Si2N4、TiO2、Al2O3等
の誘電物質を蒸着法、スパツタ法等の薄膜技術に
より各々の層を500〜10000Åの厚さに被着して２
重絶縁型３層構造にして、その上に上記透明電極
と直交する方向に縞状電極を配置しマトリツクス
形電極を構成する。かかる構造の３層構造薄膜
EL表示装置において、第１の電極群のうちの一
つと第２の電極群のうちの一つを選び適当な交流
電圧を印加すると、この両電極が交差して挾まれ
た微少面積部分が発光する。これが画面の一絵素
に相当する。これの組合せによつて、文字、記
号、模様等を表示する。
このような構造のELは輝度や寿命、安定性の
点で従来の分散型EL素子に比して優れた特性を
有しているが、このELは新たに印加電圧と発光
輝度の間にヒステリシス特性を示す。最初電圧振
幅V1のパルスを印加すると、輝度は低レベルの
輝度B1にある。ここで維持電圧V1は発光閾値電
圧VthとするとV1＞Vthである。維持電圧V1の連
続印加では輝度B1は維持される。次に書込み電
圧V2を印加すると、輝度は高レベルの輝度B3ま
で一挙に上昇し、以後一定時間内に電圧が維持電
圧V1に再び戻つても輝度は先の輝度B1より大き
い輝度B2に落着く。維持電圧V1の連続印加では
輝度B2は維持される。この状態のとき、次に消
去電圧V3を印加すると、輝度レベルは急激に減
少し、再び維持電圧V1まで戻すと前の低レベル
の輝度B1に落着く。この履歴現象は書き込み電
圧の振幅やパルス幅（図示せず）、パルス周波数
に応じて任意の小ループをとりうる。即ち中間調
の表示も可能である。
点で従来の分散型EL素子に比して優れた特性を
有しているが、このELは新たに印加電圧と発光
輝度の間にヒステリシス特性を示す。最初電圧振
幅V1のパルスを印加すると、輝度は低レベルの
輝度B1にある。ここで維持電圧V1は発光閾値電
圧VthとするとV1＞Vthである。維持電圧V1の連
続印加では輝度B1は維持される。次に書込み電
圧V2を印加すると、輝度は高レベルの輝度B3ま
で一挙に上昇し、以後一定時間内に電圧が維持電
圧V1に再び戻つても輝度は先の輝度B1より大き
い輝度B2に落着く。維持電圧V1の連続印加では
輝度B2は維持される。この状態のとき、次に消
去電圧V3を印加すると、輝度レベルは急激に減
少し、再び維持電圧V1まで戻すと前の低レベル
の輝度B1に落着く。この履歴現象は書き込み電
圧の振幅やパルス幅（図示せず）、パルス周波数
に応じて任意の小ループをとりうる。即ち中間調
の表示も可能である。
このように一度書込み電圧、又は消去電圧を与
えると、各絵素は維持パルスによつてそれぞれ与
えられた階調を失わずに発光し続けるのが、この
BL表示装置の他の表示装置に無い大きな特徴で
ある。上記の各電圧は組成や膜厚の物理条件や製
造条件、印加波形により大分異なるが、因みにあ
る試作例ではVth＝200V、V1＝210V、V2＝210〜
280V、V3＝190Vである。
えると、各絵素は維持パルスによつてそれぞれ与
えられた階調を失わずに発光し続けるのが、この
BL表示装置の他の表示装置に無い大きな特徴で
ある。上記の各電圧は組成や膜厚の物理条件や製
造条件、印加波形により大分異なるが、因みにあ
る試作例ではVth＝200V、V1＝210V、V2＝210〜
280V、V3＝190Vである。
この薄膜ELパネルの駆動回路を本発明者等は
特願昭52−126948号「薄膜EL素子の駆動回路」
及び特願昭52−130529号「薄膜EL素子の駆動回
路」で特許出願したのでこれを先願発明として第
１図に示し以下説明する。
特願昭52−126948号「薄膜EL素子の駆動回路」
及び特願昭52−130529号「薄膜EL素子の駆動回
路」で特許出願したのでこれを先願発明として第
１図に示し以下説明する。
１０は前記薄膜EL素子であり、ここでは透明
電極１１よりなる列（Ｘ）電極X1〜Xmと、アル
ミニウム電極１２よりなる行（Ｙ）電極Y1〜Yn
のみを示す。
電極１１よりなる列（Ｘ）電極X1〜Xmと、アル
ミニウム電極１２よりなる行（Ｙ）電極Y1〜Yn
のみを示す。
２０はＹ電極へ正の維持電圧Vs1を電源ライン
Ａより供給する回路で、維持信号T1によつて動
作するトランジスタ２１，２２よりなり、各電極
Y1〜Ynとは各電極に接続したダイオード２３，
２３，…………を介して接続する。
Ａより供給する回路で、維持信号T1によつて動
作するトランジスタ２１，２２よりなり、各電極
Y1〜Ynとは各電極に接続したダイオード２３，
２３，…………を介して接続する。
３０は維持駆動時に全てのＸ電極をアースに導
く回路で、維持信号T4によつて動作するトラン
ジスタ３１よりなり、各電極X1〜Xmとダイオー
ド３２，３２…………を介して接続される。
く回路で、維持信号T4によつて動作するトラン
ジスタ３１よりなり、各電極X1〜Xmとダイオー
ド３２，３２…………を介して接続される。
４０は全てのＸ電極へラインＢより正の維持電
圧Vs1を供給する回路で、ラインＣに加えられる
維持信号T3によつて動作するトランジスタ４
１，４２よりなり、各電極X1〜Xmとはダイオー
ド４３，…………を介して接続される。
圧Vs1を供給する回路で、ラインＣに加えられる
維持信号T3によつて動作するトランジスタ４
１，４２よりなり、各電極X1〜Xmとはダイオー
ド４３，…………を介して接続される。
５０は全てのＹ電極Y1〜Ynをアースに導く回
路で、各電極はダイオード５１，…………を介し
て維持信号T2によつて動作するトランジスタ５
２に接続される。
路で、各電極はダイオード５１，…………を介し
て維持信号T2によつて動作するトランジスタ５
２に接続される。
６０はＹ電極Y1〜Ynを選択するスイツチング
回路で、各電極と電圧Vw，Ve，Vrを供給する電
源６３のラインＤ間に高耐圧Ｐ型スイツチングト
ランジスタ６１，…………とダイオード６２，…
………が接続され、上記トランジスタ６１は垂直
バイナリアドレス信号によつて、動作するデコー
ダ（図示しない）により選択動作される。デコー
ダは高電圧トランジスタにより直接トランジスタ
６１のベースを駆動するよう構成され、或いはオ
プトアイソレータ等によりバイナリアドレス信号
のレベルシフトを行い、５ボルト程度の出力によ
りトランジスタ６１のベースを駆動するよう構成
される。上記電源ラインＤには書込み電圧、消去
電圧、読出し電圧を薄膜EL素子の動作モードに
合わせて選択的に出力し、上記トランジスタ６１
の１個を通して選ばれたＹ電極の１つに上記電圧
を印加する。
回路で、各電極と電圧Vw，Ve，Vrを供給する電
源６３のラインＤ間に高耐圧Ｐ型スイツチングト
ランジスタ６１，…………とダイオード６２，…
………が接続され、上記トランジスタ６１は垂直
バイナリアドレス信号によつて、動作するデコー
ダ（図示しない）により選択動作される。デコー
ダは高電圧トランジスタにより直接トランジスタ
６１のベースを駆動するよう構成され、或いはオ
プトアイソレータ等によりバイナリアドレス信号
のレベルシフトを行い、５ボルト程度の出力によ
りトランジスタ６１のベースを駆動するよう構成
される。上記電源ラインＤには書込み電圧、消去
電圧、読出し電圧を薄膜EL素子の動作モードに
合わせて選択的に出力し、上記トランジスタ６１
の１個を通して選ばれたＹ電極の１つに上記電圧
を印加する。
７０はＸ電極をアースに導びくスイツチング回
路で、各電極X1〜Xmに高耐圧Ｎ型トランジスタ
７１，…………が電極X1〜Xmとアース間に接続
される。このトランジスタのベースには、書込み
信号WRITE、消去信号ERASEが水平バイナリ
アドレス信号によつて動作するアナログスイツチ
（図示しない）を介して加えられる。このトラン
ジスタ７１，…………は書込み、消去、読出しの
時の電極を選択するスイツチング素子として作用
する。この駆動回路は次のように動作する。第２
図にそのタイムチヤートを示す。
路で、各電極X1〜Xmに高耐圧Ｎ型トランジスタ
７１，…………が電極X1〜Xmとアース間に接続
される。このトランジスタのベースには、書込み
信号WRITE、消去信号ERASEが水平バイナリ
アドレス信号によつて動作するアナログスイツチ
（図示しない）を介して加えられる。このトラン
ジスタ７１，…………は書込み、消去、読出しの
時の電極を選択するスイツチング素子として作用
する。この駆動回路は次のように動作する。第２
図にそのタイムチヤートを示す。
Γ維持駆動
第１のタイミングで信号T1が回路２０に加え
られるとともに、信号T4が回路３０に加えられ
る。従つて、維持電圧Vs1はトランジスタ２２→
ダイオード２３，…………→Ｙ電極→Ｘ電極→ダ
イオード３２，…………トランジスタ３１を介し
て加えられる。
られるとともに、信号T4が回路３０に加えられ
る。従つて、維持電圧Vs1はトランジスタ２２→
ダイオード２３，…………→Ｙ電極→Ｘ電極→ダ
イオード３２，…………トランジスタ３１を介し
て加えられる。
第２のタイミングで信号T2が回路５０に加え
られ、ダイオード４４→ダイオード４３，………
…→Ｘ電極→Ｙ電極→ダイオード５１，…………
→トランジスタ５２の回路に薄膜EL素子に残留
している電荷を放電させる。これは残留電荷によ
る薄膜EL素子のブレークダウンを防止するため
である。
られ、ダイオード４４→ダイオード４３，………
…→Ｘ電極→Ｙ電極→ダイオード５１，…………
→トランジスタ５２の回路に薄膜EL素子に残留
している電荷を放電させる。これは残留電荷によ
る薄膜EL素子のブレークダウンを防止するため
である。
第３のタイミングで信号T2が回路５０に、ま
た信号T3が回路４０に加えられる。従つて、維
持電圧Vs1はトランジスタ４２→ダイオード４
３，…………→Ｘ電極→Ｙ電極→ダイオード５
１，…………→トランジスタ５２を介して加えら
れる。このときの維持電圧は薄膜EL素子に対し
て逆方向に加えられる。
た信号T3が回路４０に加えられる。従つて、維
持電圧Vs1はトランジスタ４２→ダイオード４
３，…………→Ｘ電極→Ｙ電極→ダイオード５
１，…………→トランジスタ５２を介して加えら
れる。このときの維持電圧は薄膜EL素子に対し
て逆方向に加えられる。
第４のタイミングで信号T4が回路３０に加え
られ、ダイオード２４→ダイオード２３，………
…→Ｙ電極→Ｘ電極→ダイオード３２，…………
→トランジスタ３１→の回路で残留電荷を放電さ
せる。
られ、ダイオード２４→ダイオード２３，………
…→Ｙ電極→Ｘ電極→ダイオード３２，…………
→トランジスタ３１→の回路で残留電荷を放電さ
せる。
以上の４つのタイミングを順次繰返して、維持
駆動を行う。
駆動を行う。
Γ書込み、消去、読出し駆動
薄膜EL素子の駆動モード、例えば書込み、消
去、読出し駆動に合わせて電源６３は書込み電圧
Vw、消去電圧Ve、読出し電圧VrをラインＤに出
力する。
去、読出し駆動に合わせて電源６３は書込み電圧
Vw、消去電圧Ve、読出し電圧VrをラインＤに出
力する。
そして、書込み、消去、或いは読出しを希望す
る絵素に接続されたＸ電極及びＹ電極のトランジ
スタ６１，７１を電極選択信号により選択的にオ
ンする。電極選択信号は維持駆動の第４のタイミ
ング終了後で第１のタイミングの開始前に与えら
れる。このため書込み電圧Vw、消去電圧Ve或い
は読出し電圧Vrは、ラインＤ→トランジスタ６
１→ダイオード６２→Ｙ電極→Ｘ電極→トランジ
スタ７１の回路で加えられる。このときの駆動は
点順次方式、又は線順次方式により行われる。
る絵素に接続されたＸ電極及びＹ電極のトランジ
スタ６１，７１を電極選択信号により選択的にオ
ンする。電極選択信号は維持駆動の第４のタイミ
ング終了後で第１のタイミングの開始前に与えら
れる。このため書込み電圧Vw、消去電圧Ve或い
は読出し電圧Vrは、ラインＤ→トランジスタ６
１→ダイオード６２→Ｙ電極→Ｘ電極→トランジ
スタ７１の回路で加えられる。このときの駆動は
点順次方式、又は線順次方式により行われる。
＜先願発明の問題点＞
上記回路において、書込み電圧Vw、消去電圧
Ve及び読出し電圧Vrは維持電圧が加えられてい
ない時、即ち0Vの時加えられるから、トランジ
スタ６１，…………，７１，…………の耐圧は書
込み電圧Vw以上例えば250ボルト以上を必要とす
る。この事情はダイオード２３，３２，４３，５
１，２４，４４に対してもあてはまり、同じだけ
の耐圧を必要とする。トランジスタ６１，７１、
ダイオード２３，３２，４３，５１は薄膜EL素
子の電極数と同数用意する必要があるので、これ
ら各素子はIC化しなければ小型化することはで
きない。ところで、Ｎ型トランジスタ７１はロジ
ツク回路も含めてIC化することが可能であるが
Ｐ型トランジスタ６１は高耐圧のものを作ること
が困難であるばかりでなく、集積化することは殆
んど不可能である。
Ve及び読出し電圧Vrは維持電圧が加えられてい
ない時、即ち0Vの時加えられるから、トランジ
スタ６１，…………，７１，…………の耐圧は書
込み電圧Vw以上例えば250ボルト以上を必要とす
る。この事情はダイオード２３，３２，４３，５
１，２４，４４に対してもあてはまり、同じだけ
の耐圧を必要とする。トランジスタ６１，７１、
ダイオード２３，３２，４３，５１は薄膜EL素
子の電極数と同数用意する必要があるので、これ
ら各素子はIC化しなければ小型化することはで
きない。ところで、Ｎ型トランジスタ７１はロジ
ツク回路も含めてIC化することが可能であるが
Ｐ型トランジスタ６１は高耐圧のものを作ること
が困難であるばかりでなく、集積化することは殆
んど不可能である。
＜本発明の説明＞
本発明は以上の点に鑑み、特にＰ型トランジス
タ６１の所要耐圧を下げる回路及び駆動方法を提
供するものである。
タ６１の所要耐圧を下げる回路及び駆動方法を提
供するものである。
本発明の基本回路を第３図に示し、その動作を
第４図のタイムチヤートとともに説明する。
第４図のタイムチヤートとともに説明する。
第３図において、第１図と同一回路部分は同一
符号を付して説明を省略する。但し、トランジス
タ６１，７１は第１図ではバイポーラトランジス
タであるが、第３図ではMOSトランジスタであ
るのでシンボルを変え、符号を６１′，７１′とし
ている。また電源８１は耐圧軽減電圧発生部であ
り、この実施例では維持電圧源である。第３図に
おいて電源６３′は書込補助電圧Vweを発生し、
この電圧は書込み電圧Vwと耐圧軽減電圧Vpとの
間に、Vwe＝Vw−Vpの関係がある。電源６３′
はトランジスタ６１′のソース共通ラインとダイ
オード２３のアノード共通ライン間に接続され
る。
符号を付して説明を省略する。但し、トランジス
タ６１，７１は第１図ではバイポーラトランジス
タであるが、第３図ではMOSトランジスタであ
るのでシンボルを変え、符号を６１′，７１′とし
ている。また電源８１は耐圧軽減電圧発生部であ
り、この実施例では維持電圧源である。第３図に
おいて電源６３′は書込補助電圧Vweを発生し、
この電圧は書込み電圧Vwと耐圧軽減電圧Vpとの
間に、Vwe＝Vw−Vpの関係がある。電源６３′
はトランジスタ６１′のソース共通ラインとダイ
オード２３のアノード共通ライン間に接続され
る。
第３図を簡略化した等価回路を第５図に示す。
第５図では薄膜EL素子を１絵素ELだけ表わしそ
のＸ及びＹ電極を１本だけで表わしている。また
選択トランジスタ６１′，７１′、ダイオード２
３，３２，４３，５１も１個だけ表わしている。
第５図では薄膜EL素子を１絵素ELだけ表わしそ
のＸ及びＹ電極を１本だけで表わしている。また
選択トランジスタ６１′，７１′、ダイオード２
３，３２，４３，５１も１個だけ表わしている。
本発明の回路において、維持駆動は第１図の回
路と同様に行われるので説明を省略する。
路と同様に行われるので説明を省略する。
書込み、消去、読出しなど電極を選択して駆動
するタイミングは第１図の場合とは異なり、第４
図の如く動作する。ここでは書込み駆動を例にし
て説明する。
するタイミングは第１図の場合とは異なり、第４
図の如く動作する。ここでは書込み駆動を例にし
て説明する。
書込み駆動は３段階よりなる。
信号T1とT4が回路２０と３０に加えられ、維
持電圧Vs1を薄膜EL素子の全絵素に印加し、薄膜
EL素子の両端電圧が維持電圧Vs1になるまで加え
る。
持電圧Vs1を薄膜EL素子の全絵素に印加し、薄膜
EL素子の両端電圧が維持電圧Vs1になるまで加え
る。
次に、信号T1は加え続け、信号T4は０にす
る。そして書込みを希望する絵素を含むＸ電極及
びＹ電極を選択するため、電極選択信号TvとTh
をトランジスタ６１′，７１′に加える。従つて書
込み絵素には維持電圧Vs1と書込み補助電圧Vwe
が重畳されて印加され、書込み絵素は発光する。
る。そして書込みを希望する絵素を含むＸ電極及
びＹ電極を選択するため、電極選択信号TvとTh
をトランジスタ６１′，７１′に加える。従つて書
込み絵素には維持電圧Vs1と書込み補助電圧Vwe
が重畳されて印加され、書込み絵素は発光する。
最後に信号T1，Tv，Thを０にして信号T2，
T4を加えて放電回路を形成し、薄膜EL素子の両
端電圧を０にする。
T4を加えて放電回路を形成し、薄膜EL素子の両
端電圧を０にする。
本発明は第５図の等価回路より明らかなように
ダイオード２３の両端間に書込用電源６３′とト
ランジスタ６１′とダイオード６２の直列回路を
並列に接続し、且つ第４図より明らかなように維
持電圧Vs1を全絵素に印加した後、書込補助電圧
Vweを印加している点が特徴である。
ダイオード２３の両端間に書込用電源６３′とト
ランジスタ６１′とダイオード６２の直列回路を
並列に接続し、且つ第４図より明らかなように維
持電圧Vs1を全絵素に印加した後、書込補助電圧
Vweを印加している点が特徴である。
このため本発明によれば次の理由で耐圧が軽減
される。
される。
維持電圧Vs1を薄膜EL素子の全絵素に印加し
た後、書込補助電圧Vweを印加する場合に初め
トランジスタ２２と３１をオンにして全絵素に
維持電圧を加えると、薄膜EL素子は電極間に
蛍光層を挾持する絶縁層を介在させているから
等価的にコンデンサと考えることができ、その
ため維持電圧の印加後にトランジスタ３１をオ
フにしても薄膜EL素子の両端電圧は維持電圧
を保つている。従つて書込補助電圧Vweを印加
する場合のトランジスタ６１′，７１′のオン耐
圧は書込補助電圧Vweとなる。
た後、書込補助電圧Vweを印加する場合に初め
トランジスタ２２と３１をオンにして全絵素に
維持電圧を加えると、薄膜EL素子は電極間に
蛍光層を挾持する絶縁層を介在させているから
等価的にコンデンサと考えることができ、その
ため維持電圧の印加後にトランジスタ３１をオ
フにしても薄膜EL素子の両端電圧は維持電圧
を保つている。従つて書込補助電圧Vweを印加
する場合のトランジスタ６１′，７１′のオン耐
圧は書込補助電圧Vweとなる。
書込み絵素に書込み電圧Vwが印加された
後、第５図に示すＳ点が０電位になつた場合、
書込用電源６３′、トランジスタ６１′、ダイオ
ード６２の直列回路に書込み電圧Vwが印加さ
れることになるが、このときダイオード６２は
この電圧に対して逆方向であるから、ダイオー
ド６２がオフになり、トランジスタ６１′に電
圧が印加されるのを阻止する。従つてこの場合
には、ダイオード６２の耐圧が充分にあればト
ランジスタ６１′の耐圧は高電圧を必要としな
い。
後、第５図に示すＳ点が０電位になつた場合、
書込用電源６３′、トランジスタ６１′、ダイオ
ード６２の直列回路に書込み電圧Vwが印加さ
れることになるが、このときダイオード６２は
この電圧に対して逆方向であるから、ダイオー
ド６２がオフになり、トランジスタ６１′に電
圧が印加されるのを阻止する。従つてこの場合
には、ダイオード６２の耐圧が充分にあればト
ランジスタ６１′の耐圧は高電圧を必要としな
い。
以上の理由によつてトランジスタ６１′の絶対
耐圧は書込補助電圧Vwe以上、トランジスタ７
１′のオン耐圧は書込補助電圧Vwe以上、トラン
ジスタ７１′のオフ耐圧は維持電圧Vs1以上とな
る。一実施例として維持電圧Vs1は210ボルト、
書込補助電圧Vweは40ボルトである。
耐圧は書込補助電圧Vwe以上、トランジスタ７
１′のオン耐圧は書込補助電圧Vwe以上、トラン
ジスタ７１′のオフ耐圧は維持電圧Vs1以上とな
る。一実施例として維持電圧Vs1は210ボルト、
書込補助電圧Vweは40ボルトである。
このように本発明によれば、トランジスタ６
１′を構成するＰ型MOSトランジスタの必要耐圧
は40ボルト程度と低いので、製造方法が確立され
ており、また安価に入手することができ（例えば
デイスクリートトランジスタの1/8）、更にゲート
選択回路とも同一サブストレート上に集積するこ
とが可能である。本発明のトランジスタ７１′は
DSA MOSトランジスタで構成されているが、こ
のトランジスタはコンデンサ負荷で用いると、オ
フ耐圧は高いが、オン耐圧は低いという特性があ
り、オン耐圧をオフ耐圧と等しい所で動作させる
とこわれ易い。しかし本発明ではオン耐圧がオフ
耐圧より低いので上記問題はない。
１′を構成するＰ型MOSトランジスタの必要耐圧
は40ボルト程度と低いので、製造方法が確立され
ており、また安価に入手することができ（例えば
デイスクリートトランジスタの1/8）、更にゲート
選択回路とも同一サブストレート上に集積するこ
とが可能である。本発明のトランジスタ７１′は
DSA MOSトランジスタで構成されているが、こ
のトランジスタはコンデンサ負荷で用いると、オ
フ耐圧は高いが、オン耐圧は低いという特性があ
り、オン耐圧をオフ耐圧と等しい所で動作させる
とこわれ易い。しかし本発明ではオン耐圧がオフ
耐圧より低いので上記問題はない。
また本発明において、書込み駆動をするとき、
維持電圧を全絵素に印加した後、この維持電圧に
重畳させて書込みに必要な補助電圧を書込み絵素
にのみ加えるので、書込み絵素に書込み電圧を印
加して書込みが行われると同時に、その他の絵素
には維持電圧が印加され維持駆動することができ
る。
維持電圧を全絵素に印加した後、この維持電圧に
重畳させて書込みに必要な補助電圧を書込み絵素
にのみ加えるので、書込み絵素に書込み電圧を印
加して書込みが行われると同時に、その他の絵素
には維持電圧が印加され維持駆動することができ
る。
この書込み駆動は維持電圧の印加タイミングに
合わせて行われる。
合わせて行われる。
次に消去又は読出し駆動は維持パルスの第４の
タイミングと第１のタイミングの間で行われ、上
記書込み駆動と同じ要領で実施される。但し、初
めに加える電圧は維持電圧Vs1ではなく、消去あ
るいは読出し電圧より書込補助電圧Vweだけ低い
電圧である。
タイミングと第１のタイミングの間で行われ、上
記書込み駆動と同じ要領で実施される。但し、初
めに加える電圧は維持電圧Vs1ではなく、消去あ
るいは読出し電圧より書込補助電圧Vweだけ低い
電圧である。
第１図は先願発明の一実施例の回路図、第２図
は第１図のタイムチヤート、第３図は本発明の一
実施例の回路図、第４図は第３図の回路の動作を
説明するタイムチヤート、第５図は第３図の回路
の等価回路図を示す。 １０：薄膜EL素子、２０：維持電圧印加回
路、３０：Ｘ電極のアース回路、４０：維持電圧
印加回路、５０：Ｙ電極のアース回路、６０：Ｙ
電極選択回路、６３′：書込用電圧源、７０：Ｘ
電極選択回路、８１：耐圧軽減電圧源。
は第１図のタイムチヤート、第３図は本発明の一
実施例の回路図、第４図は第３図の回路の動作を
説明するタイムチヤート、第５図は第３図の回路
の等価回路図を示す。 １０：薄膜EL素子、２０：維持電圧印加回
路、３０：Ｘ電極のアース回路、４０：維持電圧
印加回路、５０：Ｙ電極のアース回路、６０：Ｙ
電極選択回路、６３′：書込用電圧源、７０：Ｘ
電極選択回路、８１：耐圧軽減電圧源。
Claims (1)
- 【特許請求の範囲】 １ 互いに直交するマトリツクス電極間に誘電体
薄膜で挾持された薄膜EL層を介在させてなる薄
膜EL素子の駆動回路において、 第１の電圧源と、第１のスイツチング素子を含
み、該第１スイツチング素子のオン時、上記薄膜
EL素子の一方の電極より他方の電極に上記第１
電圧源の電圧を印加する回路と、 上記第１スイツチング素子と上記一方の電極間
にあつて、第２の電圧源と、第２のスイツチング
素子を含み、上記第１電圧源の電圧印加後、上記
第１スイツチング素子のオン状態を継続し、上記
第２スイツチング素子の選択的オン動作により、
上記第１電圧源の電圧と上記第２電圧源の電圧を
重畳加算して、上記一方の電極より他方の電極に
上記薄膜EL素子の動作電圧を印加する回路と、 を備え、上記第２スイツチング素子の耐圧を軽減
することを特徴とする薄膜EL素子の駆動回路。 ２ 上記薄膜EL素子は印加電圧と発光輝度特性
にヒステリシス現象を現わし、上記第１電源の電
圧は維持電圧であり、上記重畳加算した動作電圧
は選択された絵素への書込み電圧であることを特
徴とする特許請求の範囲第１項に記載した薄膜
EL素子の駆動回路。 ３ 上記第１電圧源、第１スイツチング素子と上
記一方の電極間に逆流防止ダイオードを接続し、
該ダイオードと並列に、上記第２電圧源と第２ス
イツチング素子の直列回路を接続してなることを
特徴とする特許請求の範囲第１項に記載した薄膜
EL素子の駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1081678A JPS54102924A (en) | 1978-01-31 | 1978-01-31 | Driving circuit of thin-film el element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1081678A JPS54102924A (en) | 1978-01-31 | 1978-01-31 | Driving circuit of thin-film el element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54102924A JPS54102924A (en) | 1979-08-13 |
| JPS62510B2 true JPS62510B2 (ja) | 1987-01-08 |
Family
ID=11760867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1081678A Granted JPS54102924A (en) | 1978-01-31 | 1978-01-31 | Driving circuit of thin-film el element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54102924A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0399940A (ja) * | 1989-09-13 | 1991-04-25 | Suzuki Motor Corp | 車両用燃料タンク |
| WO2019004163A1 (ja) | 2017-06-29 | 2019-01-03 | ユケン工業株式会社 | 防錆部材およびその製造方法 |
| WO2022050079A1 (ja) | 2020-09-04 | 2022-03-10 | ユケン工業株式会社 | 防錆部材の製造方法 |
-
1978
- 1978-01-31 JP JP1081678A patent/JPS54102924A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0399940A (ja) * | 1989-09-13 | 1991-04-25 | Suzuki Motor Corp | 車両用燃料タンク |
| WO2019004163A1 (ja) | 2017-06-29 | 2019-01-03 | ユケン工業株式会社 | 防錆部材およびその製造方法 |
| WO2022050079A1 (ja) | 2020-09-04 | 2022-03-10 | ユケン工業株式会社 | 防錆部材の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54102924A (en) | 1979-08-13 |
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