JPS6252325B2 - - Google Patents

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JPS6252325B2
JPS6252325B2 JP57197583A JP19758382A JPS6252325B2 JP S6252325 B2 JPS6252325 B2 JP S6252325B2 JP 57197583 A JP57197583 A JP 57197583A JP 19758382 A JP19758382 A JP 19758382A JP S6252325 B2 JPS6252325 B2 JP S6252325B2
Authority
JP
Japan
Prior art keywords
input
input device
key
checking
word processor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP57197583A
Other languages
English (en)
Other versions
JPS5987535A (ja
Inventor
Hitoshi Yonenaga
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
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Publication of JPS5987535A publication Critical patent/JPS5987535A/ja
Publication of JPS6252325B2 publication Critical patent/JPS6252325B2/ja
Granted legal-status Critical Current

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Classifications

    • GPHYSICS
    • G06COMPUTING OR CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/07Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751Error or fault detection not based on redundancy
    • GPHYSICS
    • G06COMPUTING OR CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/004Error avoidance

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Input From Keyboards Or The Like (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Document Processing Apparatus (AREA)

Description

【発明の詳細な説明】 本発明は、ワードプロセツサの入力装置に係
り、特に、入力装置の異常チエツクに関する。
第1図はワードプロセツサの一般的な構成を示
したものである。1は本体を示し、該本体1の中
には状態表示を行なうCRT2と、記憶媒体であ
るフレキシブルメデイア(図示せず)を駆動する
フレキシブルデイスク装置4が格納されている。
また、本体1の前部には、入力装置3が配置さ
れ、オペレータによる文字等の入力を可能とす
る。
第2図は、布線系よりみた構成であり、主制御
回路5と各装置間はケーブル6,7,8で接続さ
れていることを示す。
第2図の主制御回路5について、第3図を用い
説明する。10はプログラム蓄積型計算ユニツト
(以下CPUという。)で、11は不揮発性メモリ
ーからなり電源投入時に実行するプログラムを有
するブートROM、12は文書編集装置としての
機能を実行するプログラムを格納するためのプロ
グラムメモリー、14はドツトマトリクスで漢字
を表わすドツトデータを漢字コードを索引として
記憶するキヤラクタージエネレータ、15は
CPU10の指令に従つてキヤラクタージエネレ
ータ14よりドツトデータを読み出しCRT2を
動作させる信号を発生するコントローラである。
13は一時記憶部に係るフレキシブルデイスク装
置4を制御するフレキシブルデイスク制御回路
(FDC)である。回路相互はバスライン20で結
合されている。
上記の構成において、いま、電源が投入される
と、CPU10はイニシヤルプログラムローダー
であるブートROM11に記憶されたプログラム
を実行する。一般に、係るプログラムではフレキ
シブルデイスク装置4にセツトされたフレキシブ
ルデイスク(図示せず)に記憶されているデータ
をプログラムメモリー12に転送するものであ
る。そしてこの転送が終了すると、CPU10は
プログラムメモリー12に記憶されている文書編
集装置としてのプログラムの先頭番地に制御を分
岐する。その結果、入力装置3上での操作キー入
力に従いキー入力CE16、CPU10を介しCRT
2上への文字の表示、文書編集等の処理が可能と
なる。
以上述べた構成の中で、入力装置3を中心に考
えてみる。
第1図に示されたようなワードプロセツサの場
合、本体1の有する各機能は、外部からの対話形
式の指示で遂次実行されてゆくのが通常であり、
その外部からの指示は、入力装置の持つキー群の
オン、オフ情報として与えられる。従つて、シス
テム全体にとつてその機能を正常に働かせるうえ
で、入力装置の持つ役割はかなり大きい。ところ
が、通常のシステムにおいては、入力装置からの
入力は電源投入後すぐにはチエツクされず、外部
からの入力が必要な段階になつて、入力状態を見
ることにより入力装置動作の正常、異常が確認さ
れる。つまり、このことは入力装置の異常が原因
となつて、電源投入後にシステムが動作し実行さ
れた処理が全て無駄になる可能性があることであ
り、操作者にそれだけ多くの負担をかけることに
なる。
本発明の目的は、電源投入後まず入力装置に対
して諸チエツクを行わせることにより、該入力装
置を含むシステムの入力装置異常に起因するシス
テムダウンを防止できる入力装置を提供すること
にある。
本発明は、電源投入時に動作する、総てのキス
イツチについて短絡があるかどうかをチエツクす
る第1のチエツク手段を設けてスイツチのオフ異
常の有無を自動的にチエツクし、データ格納に関
するキーの入力操作を指示すると共にその入力の
良否をチエツクする第2のチエツク手段を設けて
処理(入力)済データの格納が不能になるのを事
前にチエツクできるようにし、そのチエツク効果
を表示手段に表示することによつて入力装置が異
常のまま使用されその途中でシステムダウンにな
るのを防止できるようにしたものである。
次に、実施例について述べる。
第4図は、本発明の一実施例を示すワードプロ
セツサのブロツク図で、本体システム部25、入
力装置27、そしてそれらを接続するケーブル2
6より成る。このうち入力装置27はマトリクス
状に配したキースイツチのオン・オフ情報を検
知、信号処理したうえで本体システム部25に転
送し、外部からのシステム制御をつかさどつてい
る。また本体システム部25は入力装置27から
のデータ入力により複数個有する機能を選択実行
する。
第5図に示すフローチヤートに基づいて本実施
例の動作説明を行う。
まず本体システム部25に含まれるCPU10
の行う各処理について説明する。
処理30はシステムの初期処理を行うブート
ROM11をスタートさせる。
処理31はメモリーチエツクであり、このシス
テムの動作プログラム(CPU10の動作に係
る)の基盤となるプログラムメモリー12のチエ
ツクを行う。
処理32は本実施例の特徴である入力装置27
のチエツク処理である。
処理33ではフレキシブルデイスク装置4から
プログラムメモリー12へプログラムを格納す
る。
処理34は入力装置27から入力されたデータ
をプログラムメモリー12上のプログラムに基づ
いて処理する行程を示す。
処理35は処理34により処理されたデータ
を、フレキシブルデイスク装置4を通してフレキ
シブルメデイアへ格納する処理を示す。
次に、第5図の流れの中で、処理32の特徴と
重要性を述べる。
第5図中の各処理は、電源投入後処理30,3
1,32,33,34,35の順に流れる。特に
処理33,34,35に関しては、各処理のスタ
ートを入力装置27からのキー入力によつて指示
する。従つて処理32が行われないと仮定したと
き、処理33,34,35の段階に入つてからの
入力装置27の異常発見は、電源投入後からその
処理に入るまでの時間的無駄を招き、また特に、
最も多くの時間を要する処理34終了後の処理3
5における入力装置27の処理済データ格納指示
キーの使用不能は、操作者に対してかなり大きな
負担を与える。
上述の理由から入力装置チエツク処理32の本
システム全体からみた重要性は大きいことが解
る。
続いて処理32をさらに細分化した第6図に従
い説明する。
この入力装置チエツク処理は、まず処理36か
ら始まる。
処理36はキー群のオン・オフ情報を得て入力
データとする入力装置27において、まずキース
イツチの短絡を調べ、もし短絡があれば次の処理
に進まず、操作者に対して異常を表示する。短絡
がない場合は次のチエツク処理37に移る。
処理37は実際にキー入力ができるか否かをチ
エツクするもので、システムが正常に機能を果た
すうえで最低限のものを、本体システム部25か
らの指示で予め設定された通りに操作者にキー入
力してもらう。ここでは、最も大きなリスクは処
理済データの格納不能であり、これに関するキー
入力チエツクを行うことが最も効果的である。
この処理32を通つたものは入力装置27が正
常とし、次の処理33に進み全システムを動作さ
せる。また、異常が発見された場合には、システ
ム動作(処理33以降)開始前の異常処理が可能
である。
本実施例によれば、電源投入時に入力装置27
の諸チエツクを行うため、システム動作進行後の
入力装置異常によるシステムダウンを防ぐことが
でき、操作者に入力装置27の異常に起因する過
大な負担をかけずに済み、このことは製品の機能
面からみて効果が大きい。
以上のように本発明は、電源投入時に、総ての
キースイツチについて短絡状態での異常があるか
どうかを自動的にチエツクでき、またオン異常
(入力できない)についてはデータ格納に関する
キースイツチを操作者に操作させてその入力の良
否をチエツクするようにし、これらのチエツク結
果を表示することができるので、入力装置が異常
のまま使用することに起因するシステムダウンで
処理データが無効になるのを防止することがで
き、操作者にかかる負担を軽減することができ
る。
【図面の簡単な説明】
第1図〜第3図は従来のワードプロセツサを示
すもので、第1図は全体斜視図、第2図は全体構
成のブロツク図、第3図は主制御回路のブロツク
図である。第4図〜第6図は本発明になるワード
プロセツサを示すもので、第4図は全体構成のブ
ロツク図で第5図および第6図は動作フローチヤ
ートである。 10……CPU、11……ブートROM、12…
…プログラムメモリ、25……本体システム部、
27……入力装置。

Claims (1)

    【特許請求の範囲】
  1. 1 キースイツチのオン、オフ状態を検出して作
    成される入力信号に基づいて文書編集処理を実行
    するワードプロセツサにおいて、電源投入時に動
    作する、総てのキースイツチについて短絡がある
    かどうかを自動的にチエツクする第1のチエツク
    手段と、データ格納に関するキーの入力操作を指
    示すると共にその入力の良否をチエツクする第2
    のチエツク手段と、前記第1のチエツク手段によ
    つてキースイツチの短絡を検出したとき及び/ま
    たは前記第2のチエツク手段によつてキースイツ
    チの入力不良を検出したときはこれを表示する表
    示手段とを設けたことを特徴とするワードプロセ
    ツサの入力装置。
JP57197583A 1982-11-12 1982-11-12 ワ−ドプロセツサの入力装置 Granted JPS5987535A (ja)

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JP57197583A JPS5987535A (ja) 1982-11-12 1982-11-12 ワ−ドプロセツサの入力装置

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JP57197583A JPS5987535A (ja) 1982-11-12 1982-11-12 ワ−ドプロセツサの入力装置

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Publication Number Publication Date
JPS5987535A JPS5987535A (ja) 1984-05-21
JPS6252325B2 true JPS6252325B2 (ja) 1987-11-05

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ID=16376897

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JP57197583A Granted JPS5987535A (ja) 1982-11-12 1982-11-12 ワ−ドプロセツサの入力装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0542527U (ja) * 1991-11-12 1993-06-08 積水化学工業株式会社 サニタリーユニツト

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5636755A (en) * 1979-09-04 1981-04-10 Canon Inc Self-diagnosis system

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JPS5987535A (ja) 1984-05-21

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