JPS625356U - - Google Patents
Info
- Publication number
- JPS625356U JPS625356U JP9424285U JP9424285U JPS625356U JP S625356 U JPS625356 U JP S625356U JP 9424285 U JP9424285 U JP 9424285U JP 9424285 U JP9424285 U JP 9424285U JP S625356 U JPS625356 U JP S625356U
- Authority
- JP
- Japan
- Prior art keywords
- address
- circuit
- gate
- processing unit
- central processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002093 peripheral effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 2
Description
第1図は本考案によるアドレス設定回路の一実
施例を示すブロツク図、第2図は第1図のアドレ
ス設定回路をそれぞれ有する周辺装置と中央処理
装置の接続例を示すブロツク図である。 1……上位装置からの制御信号、2……電源ク
リア信号、3,20……フリツプフロツプ、5,
6,18……OR回路、10……ゲート回路、1
4……ラツチ回路、16……NAND回路、22
……フラグ出力回路、25……コンパレータ、2
7……中央処理装置、28,29……周辺装置。
施例を示すブロツク図、第2図は第1図のアドレ
ス設定回路をそれぞれ有する周辺装置と中央処理
装置の接続例を示すブロツク図である。 1……上位装置からの制御信号、2……電源ク
リア信号、3,20……フリツプフロツプ、5,
6,18……OR回路、10……ゲート回路、1
4……ラツチ回路、16……NAND回路、22
……フラグ出力回路、25……コンパレータ、2
7……中央処理装置、28,29……周辺装置。
Claims (1)
- 複数の周辺装置とともにシステムを構成し、各
周辺装置を制御する中央処理装置より出力される
パルスによりその出力値を固定する第1フリツプ
フロツプと、前記中央処理装置より出力されるデ
バイスアドレスのゲート回路と、このゲート回路
を通過したデバイスアドレスを保持するラツチ回
路と、前記第1フリツプフロツプにパルスが入力
し、その出力が固定化されたとき、前記ゲート回
路を開き、前記ラツチ回路にアドレスが保持され
たとき、前記ゲート回路を閉じる第1ゲートと、
前記ラツチ回路にアドレスが設定されたとき、ア
ドレス設定を示すフラグを出力する第2フリツプ
フロツプと、前記中央処理装置がアクセスしよう
としてアドレスを出力したとき、このアドレスと
前記ラツチ回路に保持されたアドレスとを比較し
、これらが一致したとき、一致信号を出力する比
較回路と、この一致信号により前記中央処理装置
からの制御信号を周辺装置内部に取込む第2ゲー
トとから構成されることを特徴とするアドレス設
定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9424285U JPS625356U (ja) | 1985-06-21 | 1985-06-21 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9424285U JPS625356U (ja) | 1985-06-21 | 1985-06-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS625356U true JPS625356U (ja) | 1987-01-13 |
Family
ID=30957510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9424285U Pending JPS625356U (ja) | 1985-06-21 | 1985-06-21 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS625356U (ja) |
-
1985
- 1985-06-21 JP JP9424285U patent/JPS625356U/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS625356U (ja) | ||
| JPS6399952U (ja) | ||
| JPS58101361A (ja) | デ−タ処理装置 | |
| JPH029936U (ja) | ||
| JPS6384650U (ja) | ||
| JPS6266344U (ja) | ||
| JPS6020695U (ja) | 入力信号検出回路 | |
| JPS6071962U (ja) | 動作モ−ド設定装置 | |
| JPS625354U (ja) | ||
| JPS61192353U (ja) | ||
| JPS6312242U (ja) | ||
| JPS61603U (ja) | プログラマブル・コントロ−ラ | |
| JPH022733U (ja) | ||
| JPH0386458U (ja) | ||
| JPH026346U (ja) | ||
| JPS6057855U (ja) | デュアルcpu方式情報処理装置 | |
| JPS6419457A (en) | Memory device | |
| JPS6444475U (ja) | ||
| JPS61267834A (ja) | スタツク方式 | |
| JPS62183257U (ja) | ||
| JPS5851336U (ja) | ダイレクト・メモリ・アクセス制御回路 | |
| JPH01164548U (ja) | ||
| JPS6178301U (ja) | ||
| JPS60153355U (ja) | マルチcpuシステムの制御装置 | |
| JPS6087050U (ja) | デ−タ転送制御装置 |