JPS6266344U - - Google Patents

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JPS6266344U
JPS6266344U JP15647285U JP15647285U JPS6266344U JP S6266344 U JPS6266344 U JP S6266344U JP 15647285 U JP15647285 U JP 15647285U JP 15647285 U JP15647285 U JP 15647285U JP S6266344 U JPS6266344 U JP S6266344U
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common bus
control memory
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Description

【図面の簡単な説明】
第１図はこの考案の一実施例によるデータ処理
装置を示す概略的なブロツク図、第２図は従来の
データ処理装置を示す概略的なブロツク図である
。 １は基本データ処理部用制御メモリ、１Ｂは付
加データ処理部用制御メモリ、１Ｂａは無効メモ
リ部分、１Ｂｂは有効メモリ部分、３Ａはアドレ
スレジスタ、４Ｂは駆動信号生成回路、６は共通
バス、７はデコーダである。なお、図中、同一符
号は同一又は相当部分を示す。

Claims (1)

  1. 【実用新案登録請求の範囲】 (1) 基本データ処理部及びこの基本データ処理
    部にオプシヨンとして付加された少なくとも１個
    の付加データ処理部が共通バスに接続されるよう
    になつており、前記基本データ処理部中の制御メ
    モリの全アドレス空間の一部に相当するアドレス
    空間がある付加データ処理部用制御メモリと、こ
    の付加データ処理部用制御メモリ内に格納された
    マイクロプログラムのアドレスをデコードし、前
    記マイクロプログラムの処理が有効か無効か、或
    は前記共通バスを駆動するかしないかを判定する
    第１手段と、この第１手段の出力によつて前記共
    通バスの駆動信号を生成する第２手段とを備えた
    ことを特徴とするデータ処理装置。 (2) 第１手段がデコーダであり、第２手段が駆
    動信号生成回路としてのゲート回路であることを
    特徴とする実用新案登録請求の範囲第１項記載の
    データ処理装置。 (3) ゲート回路がＮＡＮＤ回路であることを特
    徴とする実用新案登録請求の範囲第２項記載のデ
    ータ処理装置。
JP1985156472U 1985-10-15 1985-10-15 データ処理装置 Expired - Lifetime JP2533245Y2 (ja)

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JPS6266344U true JPS6266344U (ja) 1987-04-24
JP2533245Y2 JP2533245Y2 (ja) 1997-04-23

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0272429A (ja) * 1988-09-08 1990-03-12 Nec Corp マイクロプログラム制御装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5561852A (en) * 1978-11-02 1980-05-09 Nec Corp Microprogram control unit
JPS5878235A (ja) * 1981-11-05 1983-05-11 Nec Corp マイクロプログラム制御方式
JPS5899841A (ja) * 1981-12-10 1983-06-14 Nec Corp 部分実装された制御メモリのアドレス制御方式
JPS58213346A (ja) * 1982-06-04 1983-12-12 Fuji Xerox Co Ltd プログラム置換回路

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Also Published As

Publication number Publication date
JP2533245Y2 (ja) 1997-04-23

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