JPS6399952U - - Google Patents
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- Publication number
- JPS6399952U JPS6399952U JP19502986U JP19502986U JPS6399952U JP S6399952 U JPS6399952 U JP S6399952U JP 19502986 U JP19502986 U JP 19502986U JP 19502986 U JP19502986 U JP 19502986U JP S6399952 U JPS6399952 U JP S6399952U
- Authority
- JP
- Japan
- Prior art keywords
- data
- latches
- processing unit
- central processing
- dma
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Bus Control (AREA)
Description
第１図は本考案の実施例を示す構成図、第２図
は動作を説明するためのタイムチヤートである。 １……ＩＥＥＥ―４８８バス、２……インター
フエイス・コントローラ、３……ＤＭＡコントロ
ーラ、４，７……ゲート、５ａ，５ｂ，５ｃ……
コンパレータ、６ａ，６ｂ，６ｃ……ラツチ、８
……読出しポート、９……ＣＰＵ、１０……デー
タバス、１１……メモリ。
は動作を説明するためのタイムチヤートである。 １……ＩＥＥＥ―４８８バス、２……インター
フエイス・コントローラ、３……ＤＭＡコントロ
ーラ、４，７……ゲート、５ａ，５ｂ，５ｃ……
コンパレータ、６ａ，６ｂ，６ｃ……ラツチ、８
……読出しポート、９……ＣＰＵ、１０……デー
タバス、１１……メモリ。
Claims (1)
- 【実用新案登録請求の範囲】 中央処理装置と、 バスからのデータを受け取るとＤＭＡリクエス
トを発生するインターフエイス・コントローラと
、 ＤＭＡリクエスト入力があるとＩ／Ｏリード信
号を発生するＤＭＡコントローラと、 データバスを介して前記中央処理装置からＥＯ
Ｓデータがセツトされる複数個のラツチと、 この各ラツチのデータと前記インターフエイス
・コントローラで受信した受信データとをそれぞ
れ比較する複数個のコンパレータと、 この各コンパレータ出力のオアをとり、その出
力のいずれかが一致信号であるときには前記中央
処理装置へ割り込み信号を与えるゲート手段と、 前記割り込み信号によりＤＭＡコントローラへ
のＤＭＡリクエスト入力にゲートをかけるＤＭＡ
リクエスト用のゲートと を具備し、前記各ラツチには予めＥＯＳデータを
格納しておき、ＤＭＡ転送時に受信したＥＯＳデ
ータと各ラツチのデータとを前記コンパレータで
比較し、いずれかで一致があつた場合には前記中
央処理装置に割り込みがかかると共に、前記ＤＭ
ＡコントローラへのＤＭＡリクエスト入力がマス
クされデータ転送がストツプされるようにしたこ
とを特徴とするＥＯＳ検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19502986U JPS6399952U (ja) | 1986-12-18 | 1986-12-18 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19502986U JPS6399952U (ja) | 1986-12-18 | 1986-12-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6399952U true JPS6399952U (ja) | 1988-06-29 |
Family
ID=31152539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19502986U Pending JPS6399952U (ja) | 1986-12-18 | 1986-12-18 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6399952U (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157333A (en) * | 1981-03-25 | 1982-09-28 | Fujitsu Ltd | Memory address control system |
| JPS60186955A (ja) * | 1984-03-05 | 1985-09-24 | Oki Electric Ind Co Ltd | Ｄｍａ制御方式 |
-
1986
- 1986-12-18 JP JP19502986U patent/JPS6399952U/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157333A (en) * | 1981-03-25 | 1982-09-28 | Fujitsu Ltd | Memory address control system |
| JPS60186955A (ja) * | 1984-03-05 | 1985-09-24 | Oki Electric Ind Co Ltd | Ｄｍａ制御方式 |
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