JPS6254327A - シフト演算制御方式 - Google Patents
シフト演算制御方式Info
- Publication number
- JPS6254327A JPS6254327A JP60194501A JP19450185A JPS6254327A JP S6254327 A JPS6254327 A JP S6254327A JP 60194501 A JP60194501 A JP 60194501A JP 19450185 A JP19450185 A JP 19450185A JP S6254327 A JPS6254327 A JP S6254327A
- Authority
- JP
- Japan
- Prior art keywords
- shift
- bit
- input data
- specific bit
- storage section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、データを処理するデータ処理装置の演算側＠
において、シフト演算側−のためのハードウェアをより
単純なものとするために、固定とットシフト指示があっ
た場合にはシフト回路には軸 報らず、独立して当該ビットを得る様にし、固定ビット
シフトをシフト回路の中では行なう必要を無くし、その
分ハードウェアを軽くしたものであるＯ 〔座業上の利用分野〕 で プログラム鴇ある命令を処理する場合、特に。
において、シフト演算側−のためのハードウェアをより
単純なものとするために、固定とットシフト指示があっ
た場合にはシフト回路には軸 報らず、独立して当該ビットを得る様にし、固定ビット
シフトをシフト回路の中では行なう必要を無くし、その
分ハードウェアを軽くしたものであるＯ 〔座業上の利用分野〕 で プログラム鴇ある命令を処理する場合、特に。
シフトアウトされる特定どりトが意味を持ち、これを巧
みｒｃ恢出することは、全体の処即効率同上九つながる
ので、重要なことである口そして、そ糧 れる、通常のシフト処理部（シフタＭ）で行なおつとす
るとハードウェアが複雑となり、多くなりてしまうので
％細事な形にすることが望まれている口 〔従来の技術〕 従来回路においては、第３図のように、シフト菫、シフ
ト方向等を抜足するシフ ） ｆｌｌＪ ｌｌ１ｌｔ＃
軸に従い、入力データをシフトするシフト演算器を有し
、かつ当演算器がシフトする過程において得られるシフ
トアウトビットを、シフトアウト記憶ビットに保持する
方式な用いている。
みｒｃ恢出することは、全体の処即効率同上九つながる
ので、重要なことである口そして、そ糧 れる、通常のシフト処理部（シフタＭ）で行なおつとす
るとハードウェアが複雑となり、多くなりてしまうので
％細事な形にすることが望まれている口 〔従来の技術〕 従来回路においては、第３図のように、シフト菫、シフ
ト方向等を抜足するシフ ） ｆｌｌＪ ｌｌ１ｌｔ＃
軸に従い、入力データをシフトするシフト演算器を有し
、かつ当演算器がシフトする過程において得られるシフ
トアウトビットを、シフトアウト記憶ビットに保持する
方式な用いている。
即ち、入力データレジスタ１の内容は、シフト制ａｔｉ
ｖ報が格納されるシフトｌｌ！ｌＩ飢情報レジスタ２５
の内容に基いて動作するシフタ３２により、シフトされ
、結果は結果レジスタ６に格納される。
ｖ報が格納されるシフトｌｌ！ｌＩ飢情報レジスタ２５
の内容に基いて動作するシフタ３２により、シフトされ
、結果は結果レジスタ６に格納される。
この時、シフトアウトされるビットはシフトアウトビッ
ト記憶部であるフリッププロップ（ＦＦ）４に格納され
る口そして、固定ビットシフトという特定のシフトだっ
た場合のみ、入力データレジスタ１の第０ピット若しく
は第１５ピツトを保持するよう制御される０１２（ｌち
シフタ３２から溢れるデータを７リツプ７０ツブ４に保
持する回路構成とし、しかも、固定ビットシフトの場合
には、第０ピット若しくは第１５ビ雫トを格納したら、
以降は同じくシフタ３からの出力を無視する様構成して
いた。
ト記憶部であるフリッププロップ（ＦＦ）４に格納され
る口そして、固定ビットシフトという特定のシフトだっ
た場合のみ、入力データレジスタ１の第０ピット若しく
は第１５ピツトを保持するよう制御される０１２（ｌち
シフタ３２から溢れるデータを７リツプ７０ツブ４に保
持する回路構成とし、しかも、固定ビットシフトの場合
には、第０ピット若しくは第１５ビ雫トを格納したら、
以降は同じくシフタ３からの出力を無視する様構成して
いた。
ところで、多くの場合、シフトアウト記憶ビットは１ビ
ツトのみから構成され、またそのときのシフト演算等も
１ピツトシフトのみを対象としており、したがって１ビ
ツトシフトに対してのみ、シフトアウトビットを記憶す
ればよい。
ツトのみから構成され、またそのときのシフト演算等も
１ピツトシフトのみを対象としており、したがって１ビ
ツトシフトに対してのみ、シフトアウトビットを記憶す
ればよい。
したがって、シフトアクトする過程をも考慮しうる従来
のシフト演算器は、余分なハードウェア量をまねいてい
るという問題点があった。
のシフト演算器は、余分なハードウェア量をまねいてい
るという問題点があった。
第１図は、本発明のシフト演算ｆｌｔＩ！旬方式の原叩
ブロヴク囚である。図において、１は入力データ記憶部
、２はシフト処理部、３は特定ビット出力部、４は特定
ビット格納部、５はシフト制＠情報である。
ブロヴク囚である。図において、１は入力データ記憶部
、２はシフト処理部、３は特定ビット出力部、４は特定
ビット格納部、５はシフト制＠情報である。
第１図に示す様に、本発明のシフト制御方式では、シフ
ト処理部２と独立して、特定ビット出力部３が設けられ
、各々は、入力データ記憶部に接続されている。シフト
制御シフト清報５Ｖｃ基いて、シフト処理部は入力デー
タ記憶部ｌの内容をシフト処理して、出力する〇一方、
特定ビット出力部３をシフト制御情報５を監視しており
、これが所定のシフト指示である固定ビットシフトであ
ると、即座に入力データ記憶部の特定ビット情報を出力
する。この出力は、特定ビット格納部４に格納される。
ト処理部２と独立して、特定ビット出力部３が設けられ
、各々は、入力データ記憶部に接続されている。シフト
制御シフト清報５Ｖｃ基いて、シフト処理部は入力デー
タ記憶部ｌの内容をシフト処理して、出力する〇一方、
特定ビット出力部３をシフト制御情報５を監視しており
、これが所定のシフト指示である固定ビットシフトであ
ると、即座に入力データ記憶部の特定ビット情報を出力
する。この出力は、特定ビット格納部４に格納される。
本発明においては、固定ビットシフト指示が現れると、
克つ処理部にからのシフトアウトビットを用いることな
く、独立して、特定ビットが特定ビット格納部４に格納
される。従って、シフト処理部では、所定ビットシフト
のための特別な動作を意識した処理回路は不要となり、
結果として、全体的には簡単な構成で済む。
克つ処理部にからのシフトアウトビットを用いることな
く、独立して、特定ビットが特定ビット格納部４に格納
される。従って、シフト処理部では、所定ビットシフト
のための特別な動作を意識した処理回路は不要となり、
結果として、全体的には簡単な構成で済む。
第２図は、本発明の一実施例である。シフタ２２と特定
ビット出力部であるシフトアウトビット制御回路２３と
は独しており、シフタ２２のシフトアウト情報をシフト
アウトビット制御回路２３は参照しない。入力データレ
ジスタ１の第０ピツトと第１５ピツトがシフトアウトピ
ット制御回路２３に入力する構成となっている。マルタ
プレクスして、特定ビット記憶部であるシフトアウトビ
ット記憶ＦＦ２４にセ噌ト可能な構成となっている。更
に、このシフトアウトビット制御回路２３ｒｃは、シフ
ト制御情報レジスタ２５が接続されており、このレジス
タ２５の内容が所定のシフト、例えば固定ビットシフト
の場合には、そのシｒ フト方向（Ｌｅｆｔ ｍｅ ＲｌｇｈｔＪを識別し、左
シフトなら入カシ７タレジスタｌの第θビットを、また
右シフ“トなら同じく第１５ピツトを出力するよう動作
する構成となっている。
ビット出力部であるシフトアウトビット制御回路２３と
は独しており、シフタ２２のシフトアウト情報をシフト
アウトビット制御回路２３は参照しない。入力データレ
ジスタ１の第０ピツトと第１５ピツトがシフトアウトピ
ット制御回路２３に入力する構成となっている。マルタ
プレクスして、特定ビット記憶部であるシフトアウトビ
ット記憶ＦＦ２４にセ噌ト可能な構成となっている。更
に、このシフトアウトビット制御回路２３ｒｃは、シフ
ト制御情報レジスタ２５が接続されており、このレジス
タ２５の内容が所定のシフト、例えば固定ビットシフト
の場合には、そのシｒ フト方向（Ｌｅｆｔ ｍｅ ＲｌｇｈｔＪを識別し、左
シフトなら入カシ７タレジスタｌの第θビットを、また
右シフ“トなら同じく第１５ピツトを出力するよう動作
する構成となっている。
シフタ２２の出力は結果レジスタ６１Ｃ格納され、シフ
トアウトビットの格納とは独立してシフタ２２２は、側
副される。
トアウトビットの格納とは独立してシフタ２２２は、側
副される。
この実施例によれば、シフタ２２のシフトアウトするビ
ット情報を由いずに、特定シフトアウトビットをシフト
アウトビット記ｔｔｉＦＦ２４Ｖｃセットするので、シ
フタ２２は固定ビットシフト制（財）を考慮せずに≠み
、ハードウェア削減が図れる。
ット情報を由いずに、特定シフトアウトビットをシフト
アウトビット記ｔｔｉＦＦ２４Ｖｃセットするので、シ
フタ２２は固定ビットシフト制（財）を考慮せずに≠み
、ハードウェア削減が図れる。
更に、独立した回路構成となるから、回路のテストを単
純なテストで済み設け、製造効果は向上する０ 〔発明の効果〕 本発明によれば、シフタとしては重恩なシフト機能さえ
持てば良く、汎用のシフト回路が採用し
純なテストで済み設け、製造効果は向上する０ 〔発明の効果〕 本発明によれば、シフタとしては重恩なシフト機能さえ
持てば良く、汎用のシフト回路が採用し
第１図は、本発明の詳細な説明する図、第２図は、本発
明の一実施例を示す図、第３図は従来例を示す図である
。 図において、１は入力データ記ｔｍ部、２はシフト処朋
部、３は特定ビット出力部、４は特定ビット記憶部、５
は制−情報、２３はシフトアウトビット制御回路、２４
はシフトアウトビット記憶ＦＦ’である。 伊と田川■犀頃［以り 年１ 凹 ホも旧月θＬ美Ｆ匁’、−％１ 不２２ 鉋太夕・ｊ ｆｆ３ 口
明の一実施例を示す図、第３図は従来例を示す図である
。 図において、１は入力データ記ｔｍ部、２はシフト処朋
部、３は特定ビット出力部、４は特定ビット記憶部、５
は制−情報、２３はシフトアウトビット制御回路、２４
はシフトアウトビット記憶ＦＦ’である。 伊と田川■犀頃［以り 年１ 凹 ホも旧月θＬ美Ｆ匁’、−％１ 不２２ 鉋太夕・ｊ ｆｆ３ 口
Claims (1)
- 複数ビットより成る入力データを保持する入力データ記
憶部（１）、該入力データ記憶部（１）の内容をシフト
して出力するシフト処理部（２）、該シフト処理部（２
）とは独立し、かつ、予め定められた所定シフト指示を
検出し、上記入力データ記憶部（１）の特定ビットだけ
を出力する特定ビット出力部（３）、及び該特定ビット
出力部（３）の出力を格納する特定ビット格納部（４）
を備え、シフト指示が所定シフト指示の場合には、入力
データ記憶部（１）の内容をシフトして出力するととも
に、特定ビットを上記特定ビット格納部（４）へ格納す
るようにしたことを特徴とするシフト演算制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60194501A JPS6254327A (ja) | 1985-09-03 | 1985-09-03 | シフト演算制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60194501A JPS6254327A (ja) | 1985-09-03 | 1985-09-03 | シフト演算制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6254327A true JPS6254327A (ja) | 1987-03-10 |
| JPH0426493B2 JPH0426493B2 (ja) | 1992-05-07 |
Family
ID=16325564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60194501A Granted JPS6254327A (ja) | 1985-09-03 | 1985-09-03 | シフト演算制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6254327A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5099239A (ja) * | 1973-12-28 | 1975-08-06 |
-
1985
- 1985-09-03 JP JP60194501A patent/JPS6254327A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5099239A (ja) * | 1973-12-28 | 1975-08-06 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0426493B2 (ja) | 1992-05-07 |
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