JPS6254892A - ダイナミツク半導体記憶装置のリフレツシユ方法および装置 - Google Patents
ダイナミツク半導体記憶装置のリフレツシユ方法および装置Info
- Publication number
- JPS6254892A JPS6254892A JP60179274A JP17927485A JPS6254892A JP S6254892 A JPS6254892 A JP S6254892A JP 60179274 A JP60179274 A JP 60179274A JP 17927485 A JP17927485 A JP 17927485A JP S6254892 A JPS6254892 A JP S6254892A
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- signal
- circuit
- address strobe
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目 次〕
概要
産業上の利用分野
従来の技術
発明が解決しようとする問題点
問題点を解決するための手段
作用
実施例
本発明の第１の形態（第１Ａ図、第１Ｂ図）第１の形態
を実行する回路（第２図） 本発明の第２の形態（第３Ａ図、第３Ｂ図）第２の形態
を実行する回路（第４図） 発明の効果 〔概 要〕 ＥＣＣ回路をオンチップしたダイナミック半導体記憶装
置にあって、ＥＣＣ回路の動作を行わずにリフレッシュ
動作を行うリフレッシュモードと、ＥＣＣ回路の動作と
共にリフレッシュ動作を行うリフレッシュモードとを選
択可能にしたものである。
を実行する回路（第２図） 本発明の第２の形態（第３Ａ図、第３Ｂ図）第２の形態
を実行する回路（第４図） 発明の効果 〔概 要〕 ＥＣＣ回路をオンチップしたダイナミック半導体記憶装
置にあって、ＥＣＣ回路の動作を行わずにリフレッシュ
動作を行うリフレッシュモードと、ＥＣＣ回路の動作と
共にリフレッシュ動作を行うリフレッシュモードとを選
択可能にしたものである。
本発明はＥＣＣ回路を内臓したダイナミック半導体記憶
装置のリフレッシュ方法および装置に関する。
装置のリフレッシュ方法および装置に関する。
最近、ＭＯＳダイナミックランダムアクセスメモリ （
ＤＲＡＭ）の集積度が６４Ｋ 、 ２５６に、 Ｉ Ｍ
ビットと進んでくると、１メモリセル当りの蓄積容量が
小さくなり、この結果、α線によるソフトエラー率が大
きくなる。このようなソフトエラー率を低減するために
ＥＣＣ回路をオンチップしたＤＲＡＭは既に知られてい
る（参照：Ｊ、Ｙａｍａｄａ＋Ｔ、Ｍａｎｏ、Ｊ、Ｉｎ
ｏｕｅ。
ＤＲＡＭ）の集積度が６４Ｋ 、 ２５６に、 Ｉ Ｍ
ビットと進んでくると、１メモリセル当りの蓄積容量が
小さくなり、この結果、α線によるソフトエラー率が大
きくなる。このようなソフトエラー率を低減するために
ＥＣＣ回路をオンチップしたＤＲＡＭは既に知られてい
る（参照：Ｊ、Ｙａｍａｄａ＋Ｔ、Ｍａｎｏ、Ｊ、Ｉｎ
ｏｕｅ。
Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ＋１）Ｉ） １０４
−１０５＋１９８４ ；および伊達、山田、真野ｒ１Ｍ
ｂ ＤＲＡＭにおける自己訂正回路」電子通信学会、半
導体トランジスタ研究会資料、５ＳＤ８４−２１． ｐ
ｐ５１−５８．１９８４年５月）。
−１０５＋１９８４ ；および伊達、山田、真野ｒ１Ｍ
ｂ ＤＲＡＭにおける自己訂正回路」電子通信学会、半
導体トランジスタ研究会資料、５ＳＤ８４−２１． ｐ
ｐ５１−５８．１９８４年５月）。
上述のＥＣＣ回路内内蔵内蔵ＡＭでは、メモリセルアレ
イの特定番地の複数セルデータを特定の方法で水平群と
垂直群とに分類し、各水平群と各垂直群毎のバリティチ
ェック情報をパリティチェック用セルアレイに記憶する
といういわゆる水平垂直方式が採用されている。このよ
うな方式において、あるメモリセルのデータを読出す際
には、このメモリセルに属する水平セルおよび垂直セル
の各パリティを演算し、この演算されたパリティとパリ
ティチェック用セルアレイに記憶されている対応のパリ
ティとの比較結果に応じてメモリセルから続出されたデ
ータを訂正するものである。
イの特定番地の複数セルデータを特定の方法で水平群と
垂直群とに分類し、各水平群と各垂直群毎のバリティチ
ェック情報をパリティチェック用セルアレイに記憶する
といういわゆる水平垂直方式が採用されている。このよ
うな方式において、あるメモリセルのデータを読出す際
には、このメモリセルに属する水平セルおよび垂直セル
の各パリティを演算し、この演算されたパリティとパリ
ティチェック用セルアレイに記憶されている対応のパリ
ティとの比較結果に応じてメモリセルから続出されたデ
ータを訂正するものである。
上述のＥＣＣ回路の動作はリフレッシュ動作と同期して
実行されている。つまり、リフレッシュ動作と共に特定
メモリセルの記憶データを検査し、誤りが検出されたと
きには正しいデータを再書込みするというリード・モデ
ィファイ・ライトモードによりＥＣＣパトロールが実行
される。たとえば、マトリクス状に配列された複数のメ
モリセルに対して、リフレッシュ動作を行うために、リ
フレッシュアドレスカウンタにより行（ワード線）を順
次指定し、ＥＣＣパトロールを行うためにＥＣＣ用コラ
ムアドレスカウンタにより列（ビット線対）を順次指定
する。この場合、リフレッシュサイクルを８１１Ｉｓと
し、１列のビット幅を１１０２４（Ｌピッ）ＲＡＭ）と
すれば、パトロール周期は約８３である。すなわち、上
記リフレッシュサイクル毎に上述のＥＣＣ用コラムアド
レスカウンタは＋１歩進されている。従って、１リフレ
ツシユサイクル毎に１列（１０２４ビツト）の記憶デー
タが検査されて正しいデータが書込まれ、この結果、Ｉ
ＭビットＲＡＭの全メモリセルのＥＣＣパトロールはリ
フレッシュサイクル×１行のビット幅１０２４＝約８３
で行われる。
実行されている。つまり、リフレッシュ動作と共に特定
メモリセルの記憶データを検査し、誤りが検出されたと
きには正しいデータを再書込みするというリード・モデ
ィファイ・ライトモードによりＥＣＣパトロールが実行
される。たとえば、マトリクス状に配列された複数のメ
モリセルに対して、リフレッシュ動作を行うために、リ
フレッシュアドレスカウンタにより行（ワード線）を順
次指定し、ＥＣＣパトロールを行うためにＥＣＣ用コラ
ムアドレスカウンタにより列（ビット線対）を順次指定
する。この場合、リフレッシュサイクルを８１１Ｉｓと
し、１列のビット幅を１１０２４（Ｌピッ）ＲＡＭ）と
すれば、パトロール周期は約８３である。すなわち、上
記リフレッシュサイクル毎に上述のＥＣＣ用コラムアド
レスカウンタは＋１歩進されている。従って、１リフレ
ツシユサイクル毎に１列（１０２４ビツト）の記憶デー
タが検査されて正しいデータが書込まれ、この結果、Ｉ
ＭビットＲＡＭの全メモリセルのＥＣＣパトロールはリ
フレッシュサイクル×１行のビット幅１０２４＝約８３
で行われる。
上述のリフレッシュモード時にＥＣＣパトロールを行う
方式においては、リフレッシュ動作に要する時間が、Ｅ
ＣＣ回路を内蔵しないＤ−ＲＡＭにおけるリフレッシュ
動作に要する時間に比較して著しく長くなり、この結果
、リフレッシュオーバヘッドが著しく長くなるという問
題点がある。
方式においては、リフレッシュ動作に要する時間が、Ｅ
ＣＣ回路を内蔵しないＤ−ＲＡＭにおけるリフレッシュ
動作に要する時間に比較して著しく長くなり、この結果
、リフレッシュオーバヘッドが著しく長くなるという問
題点がある。
なぜなら、ＥＣＣ回路を内蔵しないＤＲＡＭにおけるリ
フレッシュ動作はリフレッシュアドレスカウンタによる
ワード線選択と、その後のセンスアンプの動作で書込み
時と同一の初期電圧レベルをメモリセルに与えるのみで
あり、つまり読出し動作の前半部分だけを行えばよいの
に対し、ＥＣＣ回路内蔵のＤＲＡＭにおけるＥＣＣパト
ロールをも行うリフレッシュ動作は、上述のリフレッシ
ュ動作に加えて、記憶データの検査および書込み回路の
駆動を行う必要があるからである。なお、リフレッシュ
動作期間中は、メモリセルの正規の続出しあるいは書込
みのアクセスができない非アクセス可能時間すなわちリ
フレッシュオーバヘッドであり、このようなリフレッシ
ュオーバヘッドを短縮することは記憶装置の利用効率を
向上せしめるための課題である。さらに、ＥＣＣ回路内
蔵のＤＲＡＭにおいては、リフレッシュ中にコラム系の
回路たとえばクロックジェネレータ、コラムデコーダ、
ＥＣＣ回路等をも駆動するために消費電力も増大すると
いう問題点がある。
フレッシュ動作はリフレッシュアドレスカウンタによる
ワード線選択と、その後のセンスアンプの動作で書込み
時と同一の初期電圧レベルをメモリセルに与えるのみで
あり、つまり読出し動作の前半部分だけを行えばよいの
に対し、ＥＣＣ回路内蔵のＤＲＡＭにおけるＥＣＣパト
ロールをも行うリフレッシュ動作は、上述のリフレッシ
ュ動作に加えて、記憶データの検査および書込み回路の
駆動を行う必要があるからである。なお、リフレッシュ
動作期間中は、メモリセルの正規の続出しあるいは書込
みのアクセスができない非アクセス可能時間すなわちリ
フレッシュオーバヘッドであり、このようなリフレッシ
ュオーバヘッドを短縮することは記憶装置の利用効率を
向上せしめるための課題である。さらに、ＥＣＣ回路内
蔵のＤＲＡＭにおいては、リフレッシュ中にコラム系の
回路たとえばクロックジェネレータ、コラムデコーダ、
ＥＣＣ回路等をも駆動するために消費電力も増大すると
いう問題点がある。
本発明の目的は、上述の問題点に鑑み、ＥＣＣ回路内蔵
のＤＲＡＭにおいてリフレッシュオーバヘッドを短縮し
かつ消費電力を低減することにあり、その手段は、ＥＣ
Ｃ回路の動作を伴わないリフレッシュ動作と、ＥＣＣ回
路の動作を伴うリフレッシュ動作とを選択可能にし、こ
れにより、前者のリフレッシュ動作を従来のごとく行い
、必要に応じて必要な時間間隔毎に後者のリフレッシュ
動作を行うようにしたことにある。
のＤＲＡＭにおいてリフレッシュオーバヘッドを短縮し
かつ消費電力を低減することにあり、その手段は、ＥＣ
Ｃ回路の動作を伴わないリフレッシュ動作と、ＥＣＣ回
路の動作を伴うリフレッシュ動作とを選択可能にし、こ
れにより、前者のリフレッシュ動作を従来のごとく行い
、必要に応じて必要な時間間隔毎に後者のリフレッシュ
動作を行うようにしたことにある。
上述の手段によれば、たとえばすべてのセルのリフレッ
シュを、従来のどと＜ ＥＣＣ回路動作なしで６４回行
う毎に、ＥＣＣ回路動作付きのリフレッシュを行うと、
ＥＣＣ回路動作に伴うリフレッシュオバーヘッドの増大
はほぼ無視でき、消費電力も少なくなる。
シュを、従来のどと＜ ＥＣＣ回路動作なしで６４回行
う毎に、ＥＣＣ回路動作付きのリフレッシュを行うと、
ＥＣＣ回路動作に伴うリフレッシュオバーヘッドの増大
はほぼ無視でき、消費電力も少なくなる。
なお、上述のごとく、たとえばリフレッシュ６４回毎に
１回のＥＣＣ回路動作を行うと、ＥＣＣパトロール周期
は上述の約８５から約９ ｍｉｎとなり、保持データの
エラー検査頻度は当然低下する。
１回のＥＣＣ回路動作を行うと、ＥＣＣパトロール周期
は上述の約８５から約９ ｍｉｎとなり、保持データの
エラー検査頻度は当然低下する。
しかしながら、近い将来の高集積度ＲＡＭを考慮しても
ソフトエラー率は１０００ ＦＩＴ（１００万回に１回
）程度悪（とも１００ＯＯＦＩＴ （１０万回に１回）
程度であり、したがって、必ずしも、秒単位のエラー検
査は必要なく、分単位のエラー検査で十分である。
ソフトエラー率は１０００ ＦＩＴ（１００万回に１回
）程度悪（とも１００ＯＯＦＩＴ （１０万回に１回）
程度であり、したがって、必ずしも、秒単位のエラー検
査は必要なく、分単位のエラー検査で十分である。
この点を考慮すれば、エラー検査頻度を多少下げても何
ら問題ない。
ら問題ない。
始めに、従来のＥＣＣ回路内蔵のＤＲＡＭのリフレッシ
ュ動作を第５図のタイミング図を参照して説明する。通
常のすべてのアクセス動作たとえば読出しサイクルはコ
ラムアドレスストローブ信号（以下、ＣＡＳ信号）の非
活性状態（ＣＡＳ＝“１”もしくはハイレベル）のとき
にローアドレスストローブ信号（以下、ＲＡＳ信号）を
活性化（〃ＲＡＳ＝″０”もしくはローレベル）させる
ことにより開始するが、リフレッシュ動作はＲＡＳ信号
の活性化に先立ちでτ子信号を活性化させることにより
開始する（ＣＡ ５ｂｅｆｏｒｅＲＡ Ｓリフレッシュ
という）。言い換えると、ＲＡＳ信号が活性化した時点
でＣＡＳ信号がローレベルであれば通常のアクセス動作
が行われ、ＣＡＳ信号がハイレベルであればリフレッシ
ュ動作が行われる。このリフレッシュ動作はチップ内蔵
のリフレッシュ用ローアドレスカウンタの指示でリフレ
ッシュアドレスが与えられるので、外部からリフレッシ
ュアドレスを与える必要ない。したがって、第５図にお
いて、時刻Ｌ０以前はアクセス動作たとえば読出しサイ
クルである。時間ｔ０〜ｔ１は続出しサイクル延長のリ
フレッシュサイクル（” ｈｉｄｄｅｎ ｒｅｆｒｅｓ
ｈ”と言われる）であり、時間１ｔ＃１．ちリフレッシ
ュサイクルである。なお、時刻ｔ１にてＣＡＳ信号を非
活性化するのは出力データ端子り。Ｕ？を高インピーダ
ンスにするためである。いずれのリフレッシュサイクル
（Ｉ）。
ュ動作を第５図のタイミング図を参照して説明する。通
常のすべてのアクセス動作たとえば読出しサイクルはコ
ラムアドレスストローブ信号（以下、ＣＡＳ信号）の非
活性状態（ＣＡＳ＝“１”もしくはハイレベル）のとき
にローアドレスストローブ信号（以下、ＲＡＳ信号）を
活性化（〃ＲＡＳ＝″０”もしくはローレベル）させる
ことにより開始するが、リフレッシュ動作はＲＡＳ信号
の活性化に先立ちでτ子信号を活性化させることにより
開始する（ＣＡ ５ｂｅｆｏｒｅＲＡ Ｓリフレッシュ
という）。言い換えると、ＲＡＳ信号が活性化した時点
でＣＡＳ信号がローレベルであれば通常のアクセス動作
が行われ、ＣＡＳ信号がハイレベルであればリフレッシ
ュ動作が行われる。このリフレッシュ動作はチップ内蔵
のリフレッシュ用ローアドレスカウンタの指示でリフレ
ッシュアドレスが与えられるので、外部からリフレッシ
ュアドレスを与える必要ない。したがって、第５図にお
いて、時刻Ｌ０以前はアクセス動作たとえば読出しサイ
クルである。時間ｔ０〜ｔ１は続出しサイクル延長のリ
フレッシュサイクル（” ｈｉｄｄｅｎ ｒｅｆｒｅｓ
ｈ”と言われる）であり、時間１ｔ＃１．ちリフレッシ
ュサイクルである。なお、時刻ｔ１にてＣＡＳ信号を非
活性化するのは出力データ端子り。Ｕ？を高インピーダ
ンスにするためである。いずれのリフレッシュサイクル
（Ｉ）。
（ＩＩ）においても、ＲＡＳ信号の立下りでリフレッシ
ュを開始し、立ち上りで１つのローリフレッシュを終了
してリフレッシュ用ローアドレスを１ビツトだけインク
レメントする。このサイクルをリフレッシュサイクル数
だけ行うことによりメモリセル全部のＥＣＣ機能付きリ
フレッシュ動作を完了する。
ュを開始し、立ち上りで１つのローリフレッシュを終了
してリフレッシュ用ローアドレスを１ビツトだけインク
レメントする。このサイクルをリフレッシュサイクル数
だけ行うことによりメモリセル全部のＥＣＣ機能付きリ
フレッシュ動作を完了する。
第１Ａ図、第１Ｂ図は本発明の第１の形態を示すタイミ
ング図であって、第１Ａ図はＥＣＣ回路動作なしのリフ
レッシュ動作を示し、第１Ｂ図はＥＣＣ回路動作付きの
リフレッシュ動作を示す。
ング図であって、第１Ａ図はＥＣＣ回路動作なしのリフ
レッシュ動作を示し、第１Ｂ図はＥＣＣ回路動作付きの
リフレッシュ動作を示す。
第１Ａ図においては、リフレッシュ時間ｔ０〜ｔ、にお
いでは、ＲＡＳ信号をトグルさせると共にＣＡＳ信号を
トグルさせている。したがって、ＲＡＳ信号が活性化し
たときにＣＡＳ信号は活性化しているので、リフレッシ
ュ動作（ＣＡ Ｓ ｂｅｆｏｒｅＲＡＳ）が行われる。
いでは、ＲＡＳ信号をトグルさせると共にＣＡＳ信号を
トグルさせている。したがって、ＲＡＳ信号が活性化し
たときにＣＡＳ信号は活性化しているので、リフレッシ
ュ動作（ＣＡ Ｓ ｂｅｆｏｒｅＲＡＳ）が行われる。
この場合に、ＲＡＳ信号の活性化によりロー系回路が動
作するが、一定時間内にＣＡＳ信号を非活性化するので
、これ以降コラム系回路の動作は抑止され、したがって
、ＥＣＣ回路の動作も抑止される。この結果、ＥＣＣ回
路動作なしのリフレッシュが行われる。
作するが、一定時間内にＣＡＳ信号を非活性化するので
、これ以降コラム系回路の動作は抑止され、したがって
、ＥＣＣ回路の動作も抑止される。この結果、ＥＣＣ回
路動作なしのリフレッシュが行われる。
他方、第１Ｂ図においては、ＣＡＳ信号を活性化したま
まＲＡＳ信号をトルグさせている。この場合は第５図の
場合と同様であり、コラム系回路の動作およびＥＣＣ回
路の動作が行われて、ＥＣＣ回路動作付きのリフレッシ
ュが行われる。
まＲＡＳ信号をトルグさせている。この場合は第５図の
場合と同様であり、コラム系回路の動作およびＥＣＣ回
路の動作が行われて、ＥＣＣ回路動作付きのリフレッシ
ュが行われる。
第１Ａ図、第１Ｂ図に示すリフレッシュ動作を行う回路
を第２図を参照にして説明する。第２図において、１は
たとえば２５６にビットのメモリセルアレイであって、
そのワード線はローアドレスバッファ２およびローデコ
ーダ３によって選択され、ビット線はコラムアドレスバ
ッファ４およびコラムデコーダ５によって選択される。
を第２図を参照にして説明する。第２図において、１は
たとえば２５６にビットのメモリセルアレイであって、
そのワード線はローアドレスバッファ２およびローデコ
ーダ３によって選択され、ビット線はコラムアドレスバ
ッファ４およびコラムデコーダ５によって選択される。
６はセンスアンプ（■１０）ゲートも含む）である。
ロー系回路であるローアドレスバッファ２、ローデコー
ダ３、およびセンスアンプ６はロー系のクロックジェネ
レータフのブリチャージングクロック信号φ、によって
動作する。なお、φ４はクロック信号の集合であり、各
部２，３．６には異なるタイミングでクロック信号が供
給される。クロックジェネレータフにはＲＡＳ信号と共
にＣＡＳ信号が供給されており、ＲＡＳ信号の活性化に
先立ちＣＡＳ信号を活性化したときには、クロックジェ
ネレータ７はクロック信号φＩＩＥＦを発生してリフレ
ッシュ制御回路８を動作させてリフレッシュ動作を行わ
せる。すなわち、リフレッシュ制御回路８はリフレッシ
ュアドレスカウンタ９により行（ワード線）を順次指定
させ、分周器１０を介してパトロール用アドレスカウン
タ１１により列（ビット線）を順次指定させる。
ダ３、およびセンスアンプ６はロー系のクロックジェネ
レータフのブリチャージングクロック信号φ、によって
動作する。なお、φ４はクロック信号の集合であり、各
部２，３．６には異なるタイミングでクロック信号が供
給される。クロックジェネレータフにはＲＡＳ信号と共
にＣＡＳ信号が供給されており、ＲＡＳ信号の活性化に
先立ちＣＡＳ信号を活性化したときには、クロックジェ
ネレータ７はクロック信号φＩＩＥＦを発生してリフレ
ッシュ制御回路８を動作させてリフレッシュ動作を行わ
せる。すなわち、リフレッシュ制御回路８はリフレッシ
ュアドレスカウンタ９により行（ワード線）を順次指定
させ、分周器１０を介してパトロール用アドレスカウン
タ１１により列（ビット線）を順次指定させる。
コラム系回路であるコラムデコーダ５はコラム系のクロ
ックジェネレータ１２のブリチャージングクロック信号
φ、によって動作する。クロックジェネレータ１２には
クロックジェネレータフの出力クロックとＣＡＳ信号と
の論理信号すなわちゲート１３によってゲートされたＣ
ＡＳ信号が供給されている。
ックジェネレータ１２のブリチャージングクロック信号
φ、によって動作する。クロックジェネレータ１２には
クロックジェネレータフの出力クロックとＣＡＳ信号と
の論理信号すなわちゲート１３によってゲートされたＣ
ＡＳ信号が供給されている。
１４はクロックジェネレータ１２の出力およびライトイ
ネーブル信号ＷＥによって動作するライトクロックジェ
ネレータ、１５は人力データＤ ＝ ｎを入力するデー
タ入カバソファ、１６はＥＣＣ回路、１７は出力データ
Ｄ。ＵＴを出力する化カバソファ、ＶＣＣｌＶＳＳは電
源電圧である。
ネーブル信号ＷＥによって動作するライトクロックジェ
ネレータ、１５は人力データＤ ＝ ｎを入力するデー
タ入カバソファ、１６はＥＣＣ回路、１７は出力データ
Ｄ。ＵＴを出力する化カバソファ、ＶＣＣｌＶＳＳは電
源電圧である。
なお、ローアドレスバッファ２には、外部アドレス信号
Ａ０〜Ａ、とリフレッシュアドレスカウンタ９のアドレ
ス信号とがマルチプレクサされて供給されており、リフ
レッシュモードにおいては図示しないマルチプレクサに
よってリフレッシュアドレスカウンタ９のアドレス信号
が供給される。
Ａ０〜Ａ、とリフレッシュアドレスカウンタ９のアドレ
ス信号とがマルチプレクサされて供給されており、リフ
レッシュモードにおいては図示しないマルチプレクサに
よってリフレッシュアドレスカウンタ９のアドレス信号
が供給される。
また、コラムアドレスバッファ４には、外部アドレス信
号Ａ０〜Ａ、とパトロール用アドレスカウンタ１１のア
ドレス信号とがマルチプレクサされて供給されており、
リフレッシュモードにおいては図示しないマルチプレク
サによってパトロール用アドレスカウンタ１１のアドレ
ス信号が供給される。さらに、外部アドレス信号Ａ ｏ
”’−Ａ ｌｌはローアドレスおよびコラムアドレス
として時分割的に転送される。
号Ａ０〜Ａ、とパトロール用アドレスカウンタ１１のア
ドレス信号とがマルチプレクサされて供給されており、
リフレッシュモードにおいては図示しないマルチプレク
サによってパトロール用アドレスカウンタ１１のアドレ
ス信号が供給される。さらに、外部アドレス信号Ａ ｏ
”’−Ａ ｌｌはローアドレスおよびコラムアドレス
として時分割的に転送される。
検査系回路すなわちＥＣＣ回路１６はクロックジェネレ
ータ信号φ。とでＡＳ信号との論理和を発生するオアゲ
ート１８のブリチャージングクロック信号φｉｃｅによ
って動作する。
ータ信号φ。とでＡＳ信号との論理和を発生するオアゲ
ート１８のブリチャージングクロック信号φｉｃｅによ
って動作する。
第１Ａ図、第１Ｂ図における通常の読出しサイクルにお
いては、■τ丁倍信号活性化した後にＣＡＳ信号が活性
化する。この結果、クロックジェネレータ７よりロー系
プリチャージングクロフク信号φ８が発生され、次いで
、クロックジェネレータ１２よりコラム系ブリチャージ
ングクロツタ信号φゎが発生されて読出し動作が行われ
る。
いては、■τ丁倍信号活性化した後にＣＡＳ信号が活性
化する。この結果、クロックジェネレータ７よりロー系
プリチャージングクロフク信号φ８が発生され、次いで
、クロックジェネレータ１２よりコラム系ブリチャージ
ングクロツタ信号φゎが発生されて読出し動作が行われ
る。
ロー系゛ブリチャージングクロフク信号φ８とてＡＳ信
号とはゲート１３によってアンド論理がとられているの
で、ＲＡＳ信号が非活性化するとＣＡＳ信号は活性状態
であってもでτ丁′信号は非活性化しくＧａｔｅｄ Ｃ
ＡＳ方式）、シたがって、コラム系回路は自動的に非活
性化する。読出しサイクルにあっては、コラム系回路と
同時に検査系回路すなわちＥＣＣ回路１６はプリチャー
ジされ、出力データＤ ｏｕｔの検査を行う。ページモ
ードにおいても、ＣＡＳ信号のトグルに応じて検査系回
路はその度にプリチャージされるので動作することがで
きる。第１Ａ図の時間ｔ０〜ｔ１に示すごとく、ＲＡＳ
信号が活性化したときにＣＡＳ信号が活性化していると
、クロックジェネレータ７はリフレッシュ制御回路８と
共にロー系回路すなわちローアドレスバッファ２、ロー
デコーダ３、およびセンス回路６を順次動作させる。し
かし、ＣＡＳ信号は一定時間内に非活性化されてしまう
ためにゲート１３の出力であるＣＡＳ’信号の活性化が
抑制され、クロックジェネレータ１２の動作も抑制され
、したがってコラム系回路すなわち１９ムデコーダ５は
動作しない。このように、リフレッシュ動作を短くする
ために、ＲＡＳ信号の活性化後ただちにＣＡＳ信号を非
活性化すれば、オアゲート１８の出力であるブリチャー
ジングクロック（Ｓ号φｚｃｃはハイレベルに保持され
、ＥＣＣ回路１６内部の一連のクロック信号の発生は停
止され、ＥＣＣ回路１６の動作は禁止される。
号とはゲート１３によってアンド論理がとられているの
で、ＲＡＳ信号が非活性化するとＣＡＳ信号は活性状態
であってもでτ丁′信号は非活性化しくＧａｔｅｄ Ｃ
ＡＳ方式）、シたがって、コラム系回路は自動的に非活
性化する。読出しサイクルにあっては、コラム系回路と
同時に検査系回路すなわちＥＣＣ回路１６はプリチャー
ジされ、出力データＤ ｏｕｔの検査を行う。ページモ
ードにおいても、ＣＡＳ信号のトグルに応じて検査系回
路はその度にプリチャージされるので動作することがで
きる。第１Ａ図の時間ｔ０〜ｔ１に示すごとく、ＲＡＳ
信号が活性化したときにＣＡＳ信号が活性化していると
、クロックジェネレータ７はリフレッシュ制御回路８と
共にロー系回路すなわちローアドレスバッファ２、ロー
デコーダ３、およびセンス回路６を順次動作させる。し
かし、ＣＡＳ信号は一定時間内に非活性化されてしまう
ためにゲート１３の出力であるＣＡＳ’信号の活性化が
抑制され、クロックジェネレータ１２の動作も抑制され
、したがってコラム系回路すなわち１９ムデコーダ５は
動作しない。このように、リフレッシュ動作を短くする
ために、ＲＡＳ信号の活性化後ただちにＣＡＳ信号を非
活性化すれば、オアゲート１８の出力であるブリチャー
ジングクロック（Ｓ号φｚｃｃはハイレベルに保持され
、ＥＣＣ回路１６内部の一連のクロック信号の発生は停
止され、ＥＣＣ回路１６の動作は禁止される。
第１Ｂ図のリフレッシュ時間ｔ０〜むい ｔ２〜ｔ、は
、第５図の場合と同様である。すなわち、ＣＡＳ信号を
活性かしたままＲＡＳ信号をトグルさせると、上述のゲ
ー） １３ （Ｇａｔｅｄ ＣＡＳ方式）によりコラ
ム系回路および検査系回路が動作し、エラー検査が行わ
れ、正しいデータが再書込みされることになる。なお、
第１Ｂ図の場合、エラー検査を行う分だけＲＡＳ信号の
トグル幅は第１Ａこのように、第１Ａ図に示すＲＡＳ信
号、ＣＡＳ信号のタイミングにより第２図の回路を動作
させると、ＥＣＣ回路の動作なしつまりエラー検査なし
のリフレッシュが行われ、第１Ｂ図に示すＲＡＳ信号、
ＣＡＳ信号のタイミングにより第２図の回路を動作させ
ると、ＥＣＣ回路の動作付きつまりエラー検査ありのリ
フレッシュが行われる。
、第５図の場合と同様である。すなわち、ＣＡＳ信号を
活性かしたままＲＡＳ信号をトグルさせると、上述のゲ
ー） １３ （Ｇａｔｅｄ ＣＡＳ方式）によりコラ
ム系回路および検査系回路が動作し、エラー検査が行わ
れ、正しいデータが再書込みされることになる。なお、
第１Ｂ図の場合、エラー検査を行う分だけＲＡＳ信号の
トグル幅は第１Ａこのように、第１Ａ図に示すＲＡＳ信
号、ＣＡＳ信号のタイミングにより第２図の回路を動作
させると、ＥＣＣ回路の動作なしつまりエラー検査なし
のリフレッシュが行われ、第１Ｂ図に示すＲＡＳ信号、
ＣＡＳ信号のタイミングにより第２図の回路を動作させ
ると、ＥＣＣ回路の動作付きつまりエラー検査ありのリ
フレッシュが行われる。
第３Ａ図、第３Ｂ図は本発明の第２の形態を示すタイミ
ング図であって、第３Ａ図はＥＣＣ回路動作なしのリフ
レッシュ動作を示し、第３Ｂ図はＥＣＣ回路動作付きの
リフレッシュ動作を示す。
ング図であって、第３Ａ図はＥＣＣ回路動作なしのリフ
レッシュ動作を示し、第３Ｂ図はＥＣＣ回路動作付きの
リフレッシュ動作を示す。
第３Ａ図、第３Ｂ図の形態では、後述のごとく、ＥＣＣ
回路１６はゲーテイドＣＡＳ方式ではなくＣＡＳ信号に
より直接動作させられる。このため、通常のアクセス動
作では、ＣＡＳ信号の活性化と共にＥＣＣ回路１６が動
作するノテ、ＲＡＳ−ＣＡＳ −ｔ−一ド、ページモー
ドと共続出しサイクルでＥＣＣ回路１６は動作する。
回路１６はゲーテイドＣＡＳ方式ではなくＣＡＳ信号に
より直接動作させられる。このため、通常のアクセス動
作では、ＣＡＳ信号の活性化と共にＥＣＣ回路１６が動
作するノテ、ＲＡＳ−ＣＡＳ −ｔ−一ド、ページモー
ドと共続出しサイクルでＥＣＣ回路１６は動作する。
第３Ａ図においてはリフレッシュ時間ｔ０〜Ｌ、、ｔ、
〜Ｌ４においては、ＣＡＳ信号を活性化したままＲＡＳ
信号をトグルさせる。したがって、ＲＡＳ信号が活性化
したときにＣＡＳ信号は活性化しているので、リフレッ
シュ動作（ＣＡＳｂｅｆｏｒｅ ＲＡ Ｓ ）が行わ
れる。この場合、ＣＡＳ信号が非活性化しない限り、Ｅ
ＣＣ回路１６はプリチャージされず、したがって、エラ
ー検査は行われない。なお、時刻ｔ、にててτ丁信号を
非活性化するのは、第５図の場合と同様に、出力データ
端子Ｄ ｏｕｔを高インピーダンスにするためである。
〜Ｌ４においては、ＣＡＳ信号を活性化したままＲＡＳ
信号をトグルさせる。したがって、ＲＡＳ信号が活性化
したときにＣＡＳ信号は活性化しているので、リフレッ
シュ動作（ＣＡＳｂｅｆｏｒｅ ＲＡ Ｓ ）が行わ
れる。この場合、ＣＡＳ信号が非活性化しない限り、Ｅ
ＣＣ回路１６はプリチャージされず、したがって、エラ
ー検査は行われない。なお、時刻ｔ、にててτ丁信号を
非活性化するのは、第５図の場合と同様に、出力データ
端子Ｄ ｏｕｔを高インピーダンスにするためである。
他方、第３Ｂ図においては、ＲＡＳ信号のトグルに先立
ちＣＡＳ信号を活性化させ、かっＣＡＳ信号をトグルす
ることにより、コラム系回路をリフレッシュの毎にプリ
チャージし、かっＥＣＣ回路１６を動作させている。
ちＣＡＳ信号を活性化させ、かっＣＡＳ信号をトグルす
ることにより、コラム系回路をリフレッシュの毎にプリ
チャージし、かっＥＣＣ回路１６を動作させている。
第３Ａ図、第３Ｂ図に示すフレッシュ動作を行う回路を
第４図を参照にしてする。第４図においては、第３図の
オアゲート１８を設けておらず、ＣＡＳ信号をブリチャ
ージングクロツタ信号φＥＣＣとしてＥＣＣ回路１６に
供給しである。
第４図を参照にしてする。第４図においては、第３図の
オアゲート１８を設けておらず、ＣＡＳ信号をブリチャ
ージングクロツタ信号φＥＣＣとしてＥＣＣ回路１６に
供給しである。
第３Ａ図、第３Ｂ図における通常の読出しサイクルにお
いても、ＲＡＳ信号が活性化した後にＣＡＳ信号が活性
化する。この結果、クロックジェネレータ７よりロー系
ブリチャージングクロック信号φ７が発生され、次いで
、クロックジェネレータ１２よりコラム系ブリチャージ
ングクロック信号φ、が発生ン゛れて読出し動作が行わ
れる。ロー系ブリチャージングクロツタ信号φ、とＣＡ
Ｓ信号とはゲート１３によってアンド論理がとられてい
るので、ＲＡＳ信号が非活性化するとＣＡＳ信号は活性
状態であってもＣＡＳ ’信号は非活性化しくＧａｔｅ
ｄ ＣＡＳ方式）、シたがって、コラム系回路は自動的
に非活性化する。読出しサイクルにあっては、コラム系
回路と同時に検査系回路すなわちＥＣＣ回路１６はプリ
チャージされ、出力データＤ ａ ｕ ｔの検査を行う
。
いても、ＲＡＳ信号が活性化した後にＣＡＳ信号が活性
化する。この結果、クロックジェネレータ７よりロー系
ブリチャージングクロック信号φ７が発生され、次いで
、クロックジェネレータ１２よりコラム系ブリチャージ
ングクロック信号φ、が発生ン゛れて読出し動作が行わ
れる。ロー系ブリチャージングクロツタ信号φ、とＣＡ
Ｓ信号とはゲート１３によってアンド論理がとられてい
るので、ＲＡＳ信号が非活性化するとＣＡＳ信号は活性
状態であってもＣＡＳ ’信号は非活性化しくＧａｔｅ
ｄ ＣＡＳ方式）、シたがって、コラム系回路は自動的
に非活性化する。読出しサイクルにあっては、コラム系
回路と同時に検査系回路すなわちＥＣＣ回路１６はプリ
チャージされ、出力データＤ ａ ｕ ｔの検査を行う
。
上述の状態にあって、第３Ａ図の時間ｔ０〜ｊｌ Ｓ
ｔ、〜ｔ４に示すごとく、ＲＡＳ信号がトグルすると、
すなわち、ＣＡＳ信号を非活性のままＲＡＳ信号をトグ
ルすると、クロックジェネレータ７はリフレッシュ制御
回路８と共にロー系回路ｔなわちローアドレスバッファ
２、ローデコーダ３、およびセンス回路６を順次動作さ
せるが、ＣＡＳ信号の非活性によりコラム系回路および
ＥＣＣ回路１６はプリチャージされない。
ｔ、〜ｔ４に示すごとく、ＲＡＳ信号がトグルすると、
すなわち、ＣＡＳ信号を非活性のままＲＡＳ信号をトグ
ルすると、クロックジェネレータ７はリフレッシュ制御
回路８と共にロー系回路ｔなわちローアドレスバッファ
２、ローデコーダ３、およびセンス回路６を順次動作さ
せるが、ＣＡＳ信号の非活性によりコラム系回路および
ＥＣＣ回路１６はプリチャージされない。
第３Ｂ図における時間ｔ０〜ｔ１においては、ＣＡＳ信
号を活性化してＲＡＳ信号をトグルしているので、リフ
レッシュ毎にゲート１３を介してコラム系回路が動作し
、しかも、ＣＡＳ信号がトグルしているので、ブリチャ
ージングクロツタ信号φｔｃｃ （＝ ＣＡ Ｓ）に
よりリフレッシュ毎にＥＣＣ回路１６はプリチャージさ
れる。この結果、エラー検査が行われ、正しいデータが
再書込みされることになる。なお、第３Ｂ図の場合、エ
ラー検査を行う分だけＲＡＳ信号のトグル幅は第３Ａ図
の場合に比べて太き（設定する必要がある。
号を活性化してＲＡＳ信号をトグルしているので、リフ
レッシュ毎にゲート１３を介してコラム系回路が動作し
、しかも、ＣＡＳ信号がトグルしているので、ブリチャ
ージングクロツタ信号φｔｃｃ （＝ ＣＡ Ｓ）に
よりリフレッシュ毎にＥＣＣ回路１６はプリチャージさ
れる。この結果、エラー検査が行われ、正しいデータが
再書込みされることになる。なお、第３Ｂ図の場合、エ
ラー検査を行う分だけＲＡＳ信号のトグル幅は第３Ａ図
の場合に比べて太き（設定する必要がある。
このように、第３Ａ図に示すＲＡＳ信号、ＣＡＳ信号の
タイミングにより第４図の回路を動作させると、ＥＣＣ
回路の動作なしつまりエラー検査なしのリフレッシュが
行われ、第３Ｂ図に示すＲＡＳ信号、ＣＡＳ信号のタイ
ミングにより第４図の回路を動作させると、ＥＣＣ回路
の動作付きつまりエラー検査ありのリフレッシュが行わ
れる。
タイミングにより第４図の回路を動作させると、ＥＣＣ
回路の動作なしつまりエラー検査なしのリフレッシュが
行われ、第３Ｂ図に示すＲＡＳ信号、ＣＡＳ信号のタイ
ミングにより第４図の回路を動作させると、ＥＣＣ回路
の動作付きつまりエラー検査ありのリフレッシュが行わ
れる。
なお、上述のＥＣＣ回路１６としては、水平垂直方式の
ものあるいはハミングコード型式のもののいずれも用い
ることができるが、後者は同時に多ビツト検査可能であ
り、検査効率がその分よく、したがって、検査頻度を下
げることが容易かつ有効である。
ものあるいはハミングコード型式のもののいずれも用い
ることができるが、後者は同時に多ビツト検査可能であ
り、検査効率がその分よく、したがって、検査頻度を下
げることが容易かつ有効である。
また、上述の実施鈴では、エラー検査なしのリフレッシ
ュモードとエラー検査つきのリフレッシュモードとを、
新たな入力ピンを設けることなく、ＲＡＳ信号、ＣＡＳ
信号のタイミングの相違により選択している。しかし、
このような選択をメモリ内部で機械的にたとえばリフレ
ッシュ６４回にエラー検査付きリフレッシュ１回の割合
で行うこともできる。この場合には、メモリの外部から
いずれのリフレッシュモードが行われているかを判別す
る必要がある。
ュモードとエラー検査つきのリフレッシュモードとを、
新たな入力ピンを設けることなく、ＲＡＳ信号、ＣＡＳ
信号のタイミングの相違により選択している。しかし、
このような選択をメモリ内部で機械的にたとえばリフレ
ッシュ６４回にエラー検査付きリフレッシュ１回の割合
で行うこともできる。この場合には、メモリの外部から
いずれのリフレッシュモードが行われているかを判別す
る必要がある。
以上説明したように本発明によれば、ＥＣＣ回路動作を
伴うリフレッシュ動作回数を低減できるので、リフレッ
シュオーバヘッドを短縮でき、また、ＥＣＣ回路の動作
に伴う消費電力も低減できる。
伴うリフレッシュ動作回数を低減できるので、リフレッ
シュオーバヘッドを短縮でき、また、ＥＣＣ回路の動作
に伴う消費電力も低減できる。
第１Ａ図、第１Ｂ図は本発明の第１の形態としてのリフ
レッシュ動作を示すタイミング図、第２図は第１Ａ図、
第１Ｂ図のタイミング図によるリフレッシュ動作を行う
ＥＣＣ回路内蔵のダイナミック半導体記憶装置の回路図
、 第３Ａ図、第３Ｂ図は本発明の第２の形態としてのリフ
レッシュ動作を示すタイミング図、第４図は第３Ａ図、
第３Ｂ図のタイミング図によるリフレッシュ動作を行う
ＥＣＣ回路内蔵のダイナミック半導体記憶装置の回路図
、 第５図は従来のリフレッシ−動作を示すタイミ １ング
図である。 （１：
メモリセル、 ［７：クロ
ックジェネレータ（ロー系制御回路）、１２：クロック
ジェネレータ（コラム系制御回路）、 １６ Ｓ ＥＣＣ回路、 ＲＡＳ ：ロードアドレストローブ信号、ＣＡＳ ：コ
ラムアドレストローブ信号、φＲＥＦ ：リフレッシ
ュプリチャージングクロツタ信号、 φＲ＝ロー系ブリチャージングクロック信号、 （φＣ
：コラム系ブリチャージングクロツタ信号、〔φＥＣＣ
：検査系ブリチャージングクロツタ信号。 ＦＣＣあり ＥＣＣ回路動作を伴わないリフレッシュ動作 。 ′＄３Ａ図 ＥＣＣ回路動作を伴うリフレッンユ動作第３Ｂ図 手続補正書く自発） 昭和６１年８月２０日 特許庁長官 黒 １）明 ａ 殴 １、 事件の表示 昭和６０年特許願第１７９２７４号 ２、発明の名称 グイナミソク半導体記憶装置のリフレッシュ方法および
装置 ３、補正をする者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４、代理人 住所 〒１０５東京都港区虎ノ門−丁目８番ＩＯ号静光
虎ノ門ビル 電話５０４−０７２１５、補正の対象 明細書の「発明の詳細な説明」の欄 ６、補正の内容 １）明細書第９頁第１０行目および第１２頁第１３行目
「続出」を「読出ｊと補正する。 ２）明細書第１４頁第２行目「トルグ」を「トグルｊと
補正する。 ３）明細書第１８頁第１０行目「１９ムデコーダ」をｒ
コラムデコーダ」と補正する。 ４）明細書第１９頁第４行目「第１ＡＪの後に「図の場
合に比べて大きく設定する必要がある。」を付加する。 ５）明細書第２１頁第１行目「フレッシュ動作」を「リ
フレッシュ動作」と補正する。 ６）明細書第２３頁第１６行目「実施−鈴」を「実施例
」と補正する。 ７）明細書第２５頁第１１行目「ロードアドレストロー
プ」を「ロードアドレスストローブＪと補正する。 ８）明細書第２５頁第１２行目「コラムアドレストロー
ブ」を「コラムアドレスストローブ」と補正する。 以上
レッシュ動作を示すタイミング図、第２図は第１Ａ図、
第１Ｂ図のタイミング図によるリフレッシュ動作を行う
ＥＣＣ回路内蔵のダイナミック半導体記憶装置の回路図
、 第３Ａ図、第３Ｂ図は本発明の第２の形態としてのリフ
レッシュ動作を示すタイミング図、第４図は第３Ａ図、
第３Ｂ図のタイミング図によるリフレッシュ動作を行う
ＥＣＣ回路内蔵のダイナミック半導体記憶装置の回路図
、 第５図は従来のリフレッシ−動作を示すタイミ １ング
図である。 （１：
メモリセル、 ［７：クロ
ックジェネレータ（ロー系制御回路）、１２：クロック
ジェネレータ（コラム系制御回路）、 １６ Ｓ ＥＣＣ回路、 ＲＡＳ ：ロードアドレストローブ信号、ＣＡＳ ：コ
ラムアドレストローブ信号、φＲＥＦ ：リフレッシ
ュプリチャージングクロツタ信号、 φＲ＝ロー系ブリチャージングクロック信号、 （φＣ
：コラム系ブリチャージングクロツタ信号、〔φＥＣＣ
：検査系ブリチャージングクロツタ信号。 ＦＣＣあり ＥＣＣ回路動作を伴わないリフレッシュ動作 。 ′＄３Ａ図 ＥＣＣ回路動作を伴うリフレッンユ動作第３Ｂ図 手続補正書く自発） 昭和６１年８月２０日 特許庁長官 黒 １）明 ａ 殴 １、 事件の表示 昭和６０年特許願第１７９２７４号 ２、発明の名称 グイナミソク半導体記憶装置のリフレッシュ方法および
装置 ３、補正をする者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４、代理人 住所 〒１０５東京都港区虎ノ門−丁目８番ＩＯ号静光
虎ノ門ビル 電話５０４−０７２１５、補正の対象 明細書の「発明の詳細な説明」の欄 ６、補正の内容 １）明細書第９頁第１０行目および第１２頁第１３行目
「続出」を「読出ｊと補正する。 ２）明細書第１４頁第２行目「トルグ」を「トグルｊと
補正する。 ３）明細書第１８頁第１０行目「１９ムデコーダ」をｒ
コラムデコーダ」と補正する。 ４）明細書第１９頁第４行目「第１ＡＪの後に「図の場
合に比べて大きく設定する必要がある。」を付加する。 ５）明細書第２１頁第１行目「フレッシュ動作」を「リ
フレッシュ動作」と補正する。 ６）明細書第２３頁第１６行目「実施−鈴」を「実施例
」と補正する。 ７）明細書第２５頁第１１行目「ロードアドレストロー
プ」を「ロードアドレスストローブＪと補正する。 ８）明細書第２５頁第１２行目「コラムアドレストロー
ブ」を「コラムアドレスストローブ」と補正する。 以上
Claims (4)
- １．エラー検査訂正（ＥＣＣ）回路（１６）を内蔵した
ダイナミック半導体記憶装置であって、 前記エラー検査訂正回路の動作を伴わないリフレッシュ
動作と、 前記エラー検査訂正回路の動作を伴うリフレッシュ動作
と、 を選択可能にしたダイナミック半導体記憶装置のリフレ
ッシュ方法。 - ２．前記リフレッシュ動作の選択を前記半導体記憶装置
の外部から行う特許請求の範囲第１項に記載のダイナミ
ック半導体装置のリフレッシュ方法。 - ３．前記リフレッシュ動作の選択を前記半導体記憶装置
の内部から行う特許請求の範囲第１項に記載のダイナミ
ック半導体装置のリフレッシュ方法。 - ４．エラー検査訂正（ＥＣＣ）回路（１６）を内蔵する
ダイナミック半導体記憶装置であって、 ローアドレスストローブ（＠ＲＡＳ＠）信号に応じて前
記装置のロー系を制御するロー系を制御回路（７）と、 該ロー系制御回路の出力（φ＿Ｒ）とコラムアドレスス
トローブ（＠ＣＡＳ＠）信号とに応じた信号（＠ＣＡＳ
＠′）により前記装置のコラム系を制御するコラム系制
御回路（１２）と、 前記コラムアドレスストローブ信号の活性後の前記ロー
アドレスストローブ信号の活性化に応じて前記装置をリ
フレッシュするリフレッシュ制御回路（８）と、 前記コラムアドレスストローブ信号もしくは前記コラム
系制御回路の出力（φ＿Ｃ）に応じて前記エラー検査訂
正回路を制御する制御回路（１８）と、を具備し、 前記コラムアドレスストローブ信号の活性化に続いて前
記ローアドレスストローブ信号の活性化した後に、一定
時間内に前記コラムアドレスストローブ信号を非活性化
したときには前記エラー検査訂正回路を動作させずに前
記リフレッシュ制御回路を動作させ、他方、前記コラム
アドレスストローブ信号を活性化してその状態に保持し
て前記ローアドレスストローブ信号をトグルさせたとき
には前記エラー検査訂正回路を動作させると共に前記リ
フレッシュ制御回路を動作させるダイナミック半導体記
憶装置のリフレッシュ装置。 ５、エラー検査訂正（ＥＣＣ）回路（１６）を内蔵する
ダイナミック半導体記憶装置であって、 ローアドレスストローブ（＠ＲＡＳ＠）信号に応じて前
記装置のロー系を制御するロー系制御回路（７）と、 該ロー系制御回路の出力（φ）とコラムアドレスストロ
ーブ（＠ＣＡＳ＠）信号とに応じた信号（＠ＣＡＳ＠′
）により前記装置のコラム系を制御するコラム系制御回
路（１２）と、 前記コラムアドレスストローブ信号の活性後の前記ロー
アドレスストローブ信号の活性化に応じて前記装置をリ
フレッシュするリフレッシュ制御回路（８）と、 を具備し、 前記コラムアドレスストローブ信号（＠ＣＡＳ＠）に応
じて前記エラー検査訂正回路を制御し、前記コラムアド
レスストローブ信号を活性状態に保持して前記ローアド
レスストローブ信号をトグルさせたときには前記エラー
検査訂正回路を動作させずに前記リフレッシュ制御回路
を動作させ、他方、前記コラムアドレスストローブ信号
を前記ローアドレスストローブ信号のトグルに同期して
トグルさせたときには前記エラー検査訂正回路を動作さ
せると共に前記リフレッシュ制御回路を動作させるダイ
ナミック半導体記憶装置のリフレッシュ装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60179274A JPH087995B2 (ja) | 1985-08-16 | 1985-08-16 | ダイナミツク半導体記憶装置のリフレツシユ方法および装置 |
| US06/895,112 US4758992A (en) | 1985-08-16 | 1986-08-11 | Method and device for refreshing dynamic semiconductor memory device |
| DE8686111139T DE3683705D1 (de) | 1985-08-16 | 1986-08-12 | Verfahren und anordnung zur auffrischung einer dynamischen halbleiterspeicheranordnung. |
| EP86111139A EP0212547B1 (en) | 1985-08-16 | 1986-08-12 | Method and device for refreshing dynamic semiconductor memory device |
| KR1019860006703A KR900002661B1 (ko) | 1985-08-16 | 1986-08-14 | 다이나믹 반도체 메모리 장치를 리프레쉬(refreshing)하기위한 방법 및 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60179274A JPH087995B2 (ja) | 1985-08-16 | 1985-08-16 | ダイナミツク半導体記憶装置のリフレツシユ方法および装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6254892A true JPS6254892A (ja) | 1987-03-10 |
| JPH087995B2 JPH087995B2 (ja) | 1996-01-29 |
Family
ID=16062974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60179274A Expired - Lifetime JPH087995B2 (ja) | 1985-08-16 | 1985-08-16 | ダイナミツク半導体記憶装置のリフレツシユ方法および装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4758992A (ja) |
| EP (1) | EP0212547B1 (ja) |
| JP (1) | JPH087995B2 (ja) |
| KR (1) | KR900002661B1 (ja) |
| DE (1) | DE3683705D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5012898B2 (ja) * | 2007-07-18 | 2012-08-29 | 富士通株式会社 | メモリリフレッシュ装置およびメモリリフレッシュ方法 |
| JP2012256414A (ja) * | 2011-06-09 | 2012-12-27 | Samsung Electronics Co Ltd | エラー訂正回路を具備したオンチップ・データ・スクラビング装置及び方法 |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6355797A (ja) * | 1986-08-27 | 1988-03-10 | Fujitsu Ltd | メモリ |
| JPS6432489A (en) * | 1987-07-27 | 1989-02-02 | Matsushita Electronics Corp | Memory device |
| JPH01124195A (ja) * | 1987-11-09 | 1989-05-17 | Sharp Corp | セルフリフレッシュ方式 |
| US5301278A (en) * | 1988-04-29 | 1994-04-05 | International Business Machines Corporation | Flexible dynamic memory controller |
| US4980888A (en) * | 1988-09-12 | 1990-12-25 | Digital Equipment Corporation | Memory testing system |
| JPH02232736A (ja) * | 1989-02-03 | 1990-09-14 | Digital Equip Corp <Dec> | システムモジュール間のｄｒａｍ制御信号のエラー検査を行なう方法及び手段 |
| CA2011518C (en) * | 1989-04-25 | 1993-04-20 | Ronald N. Fortino | Distributed cache dram chip and control method |
| JPH081747B2 (ja) * | 1989-05-08 | 1996-01-10 | 三菱電機株式会社 | 半導体記憶装置およびその動作方法 |
| US5907512A (en) * | 1989-08-14 | 1999-05-25 | Micron Technology, Inc. | Mask write enablement for memory devices which permits selective masked enablement of plural segments |
| US5127014A (en) * | 1990-02-13 | 1992-06-30 | Hewlett-Packard Company | Dram on-chip error correction/detection |
| EP0473421B1 (en) * | 1990-08-30 | 1997-10-29 | Nec Corporation | Semiconductor memory device |
| JP3225533B2 (ja) * | 1991-04-11 | 2001-11-05 | 日本電気株式会社 | ダイナミック型半導体メモリ装置 |
| KR950009390B1 (ko) * | 1992-04-22 | 1995-08-21 | 삼성전자주식회사 | 반도체 메모리장치의 리프레시 어드레스 테스트회로 |
| KR100214262B1 (ko) * | 1995-10-25 | 1999-08-02 | 김영환 | 메모리 장치 |
| US5758188A (en) * | 1995-11-21 | 1998-05-26 | Quantum Corporation | Synchronous DMA burst transfer protocol having the peripheral device toggle the strobe signal such that data is latched using both edges of the strobe signal |
| KR100218733B1 (ko) * | 1996-04-04 | 1999-09-01 | 김영환 | 싱크로노스 디램의 카스신호 발생기 |
| US6065146A (en) * | 1996-10-21 | 2000-05-16 | Texas Instruments Incorporated | Error correcting memory |
| JP3177207B2 (ja) | 1998-01-27 | 2001-06-18 | インターナショナル・ビジネス・マシーンズ・コーポレ−ション | リフレッシュ間隔制御装置及び方法、並びにコンピュータ |
| KR100253410B1 (ko) * | 1998-02-20 | 2000-05-01 | 김영환 | 오토 리프레시 제어회로 |
| JP4707803B2 (ja) * | 2000-07-10 | 2011-06-22 | エルピーダメモリ株式会社 | エラーレート判定方法と半導体集積回路装置 |
| JP2002056671A (ja) * | 2000-08-14 | 2002-02-22 | Hitachi Ltd | ダイナミック型ｒａｍのデータ保持方法と半導体集積回路装置 |
| AU1142001A (en) * | 2000-10-19 | 2002-04-29 | Dsm N.V. | Protein hydrolysates |
| US20030115538A1 (en) * | 2001-12-13 | 2003-06-19 | Micron Technology, Inc. | Error correction in ROM embedded DRAM |
| JP2006073062A (ja) * | 2004-08-31 | 2006-03-16 | Toshiba Corp | 半導体記憶装置 |
| JP2007133986A (ja) * | 2005-11-11 | 2007-05-31 | Nec Electronics Corp | 半導体記憶装置 |
| DE102006028943B4 (de) * | 2006-06-23 | 2008-07-24 | Infineon Technologies Ag | Verfahren zum Betreiben eines flüchtigen Schreib-Lese-Speichers als Detektor und Schaltungsanordnung |
| CN101529396B (zh) * | 2006-10-20 | 2011-07-13 | 富士通株式会社 | 存储器设备以及更新调整方法 |
| KR101653568B1 (ko) * | 2009-07-03 | 2016-09-02 | 삼성전자주식회사 | 부분 셀프 리플레시 모드에서 전류 소모를 줄일 수 있는 반도체 메모리 장치 |
| US8738993B2 (en) | 2010-12-06 | 2014-05-27 | Intel Corporation | Memory device on the fly CRC mode |
| JP5978860B2 (ja) * | 2012-08-31 | 2016-08-24 | 富士通株式会社 | 情報処理装置、メモリ制御ユニット、メモリ制御方法および制御プログラム |
| KR102140592B1 (ko) * | 2013-10-18 | 2020-08-03 | 에스케이하이닉스 주식회사 | 데이터 저장 장치 |
| US10665305B2 (en) * | 2015-09-09 | 2020-05-26 | Toshiba Memory Corporation | Host device connectable to memory device performing patrol read and memory device performing patrol read |
| KR102658230B1 (ko) | 2018-06-01 | 2024-04-17 | 삼성전자주식회사 | 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법 |
| KR102748832B1 (ko) | 2019-08-29 | 2025-01-02 | 삼성전자주식회사 | 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 리페어 제어 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4183096A (en) * | 1978-05-25 | 1980-01-08 | Bell Telephone Laboratories, Incorporated | Self checking dynamic memory system |
| US4319356A (en) * | 1979-12-19 | 1982-03-09 | Ncr Corporation | Self-correcting memory system |
| US4412314A (en) * | 1980-06-02 | 1983-10-25 | Mostek Corporation | Semiconductor memory for use in conjunction with error detection and correction circuit |
| US4542454A (en) * | 1983-03-30 | 1985-09-17 | Advanced Micro Devices, Inc. | Apparatus for controlling access to a memory |
-
1985
- 1985-08-16 JP JP60179274A patent/JPH087995B2/ja not_active Expired - Lifetime
-
1986
- 1986-08-11 US US06/895,112 patent/US4758992A/en not_active Expired - Fee Related
- 1986-08-12 DE DE8686111139T patent/DE3683705D1/de not_active Expired - Lifetime
- 1986-08-12 EP EP86111139A patent/EP0212547B1/en not_active Expired - Lifetime
- 1986-08-14 KR KR1019860006703A patent/KR900002661B1/ko not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5012898B2 (ja) * | 2007-07-18 | 2012-08-29 | 富士通株式会社 | メモリリフレッシュ装置およびメモリリフレッシュ方法 |
| JP2012256414A (ja) * | 2011-06-09 | 2012-12-27 | Samsung Electronics Co Ltd | エラー訂正回路を具備したオンチップ・データ・スクラビング装置及び方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH087995B2 (ja) | 1996-01-29 |
| EP0212547B1 (en) | 1992-01-29 |
| EP0212547A2 (en) | 1987-03-04 |
| KR900002661B1 (ko) | 1990-04-21 |
| US4758992A (en) | 1988-07-19 |
| KR870002580A (ko) | 1987-03-31 |
| DE3683705D1 (de) | 1992-03-12 |
| EP0212547A3 (en) | 1989-01-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH087995B2 (ja) | ダイナミツク半導体記憶装置のリフレツシユ方法および装置 | |
| US10566044B2 (en) | Method and apparatus for precharge and refresh control | |
| JP3140461B2 (ja) | ランダム・アクセス・メモリ | |
| JP5449670B2 (ja) | 半導体記憶装置、および冗長領域のリフレッシュ方法 | |
| US7447098B2 (en) | Semiconductor memory device having complete hidden refresh function | |
| US6965536B2 (en) | Method and system for using dynamic random access memory as cache memory | |
| US6859407B1 (en) | Memory with auto refresh to designated banks | |
| US6219292B1 (en) | Semiconductor memory device having reduced power requirements during refresh operation by performing refresh operation in a burst method | |
| US7345940B2 (en) | Method and circuit configuration for refreshing data in a semiconductor memory | |
| KR100232336B1 (ko) | 반도체 기억장치 | |
| CN112489706B (zh) | 用于基于存储器装置温度来调节存储器装置刷新操作的方法以及相关存储器装置和系统 | |
| US6657920B2 (en) | Circuit for generating internal address in semiconductor memory device | |
| US4347589A (en) | Refresh counter test | |
| JPH0821607B2 (ja) | ダイナミック記憶装置およびそのバーンイン方法 | |
| US7263021B2 (en) | Refresh circuit for use in semiconductor memory device and operation method thereof | |
| EP0019150A1 (en) | Method of testing the operation of an internal refresh counter in a random access memory and circuit for the testing thereof | |
| JPS6366798A (ja) | 半導体記憶装置 | |
| US6415399B1 (en) | Semiconductor memory device requiring performance of plurality of tests for each of plurality of memory circuits and method for testing the same | |
| US6721224B2 (en) | Memory refresh methods and circuits | |
| JPH1145570A (ja) | 半導体記憶装置 | |
| JP2860403B2 (ja) | ダイナミック型半導体記憶装置 | |
| US20250342875A1 (en) | Apparatuses and methods to refresh memory including memory banks | |
| US20060092754A1 (en) | Semiconductor memory device with reduced number of pads | |
| US6185132B1 (en) | Sensing current reduction device for semiconductor memory device and method therefor | |
| JPH01192097A (ja) | 半導体記憶装置 |