JPS6254962A - トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はトランジスタに関し、特に電気的に書換え可能
な不揮発性半導体メモリに用いるトランジスタに関する
。

〔従来の技術〕

従来、この種のトランジスタは、第４図に示すように１
ソース領域４２とドレイン領域４３との間のチャネル領
域を横切るように浮遊ゲート電極４１ｔ−設け、更に浮
遊ゲート電極４１上に絶縁膜を介して浮遊ゲート電極４
１と容量結合する制御ゲート電極４４を設けていた。

このトランジスタへの情報の書込みはホットキャリヤ注
入、或は、トンネル注入等の方法によって浮遊ゲート電
極４１へ電荷を注入し、ソース領域４２及びドレイン領
域４３間のチャネル電導度を変化させることによシ行わ
れる。例えば、Ｎチャネル型のトランジスタの場合には
、浮遊ゲート電極４１に電子を注入し負に帯電させるこ
とによってしきい電圧を上昇させて書込みを行い、正孔
を注入して正に帯電させることによってしきい電圧を低
下させて消去を行う。制御ゲート電極４４に書込み後の
しきい電圧と、消去後のしきい電圧との中間の電圧を印
加することによって、チャネルが導通状態であれば低レ
ベルデータ（以下、データ″″０＃と記す）、非導通状
態であれば高レベルデータ（以下、データ″″１”と記
す）として記憶情報を読出すことができる。

このような、従来のトランジスタを集積化してメモリ装
置として用いる場合には、第５図に示すように、セレク
ト用のトランジスタＱ１　　とメモリ用のトランジスタ
Ｍｌとを直列に接続し、２個のトランジスタで１メモリ
セルを構成する。この理由は、同一ビット線忙複数個の
メモリ用のトランジスタＭａｔ単独で接続すると、選択
し九トランジスタＭ、の情報を読出す時に１他にチャネ
ルの導通したメモリ用のトランジスタがあると、ピント
線からみれば常に導通経路が存在することになシ、選択
したメモリ用のトランジスタの導通、非導通を判別でき
なくなるからである。

上記したように、従来の電気的に書換え可能な浮遊ゲー
ト型不揮発性メモリにおいては％　１メモリセルを２個
のトランジスタで構成する必要があり、装置の小型化に
障害となっていた。

一方、マスクＲＯＭ（製造工程中で記憶情報が固定され
、書換え不可能なＲＯＭ）においては、第６図に示すよ
う忙、１個のセレクト用のトランジスタＱｌに複数個の
メモリ用のトランジスタＭｌ〜Ｍ、を直列接続し、トラ
ンジスタＱｌ　とトランジスタＭｌ〜Ｍ１との全体に１
個のビット線Ｂと接続するドレインＤ及び１個のソース
Ｓを割当てるととＫよって、全体の集積度を向上させる
セルアレイの構成方法（以後、縦積みＲＯＭと記す）が
実用化されている。

次に、第６図を用いて縦積みＲＯＭの読出し方法を説明
する。理解し易いように、素子はすべてＮチャネル型と
する。

トランジスタＭｌ−Ｍ、はそれぞれデータ″１”Ｋ対応
するものは、しきい電圧約１ｖのエンノ・ンスメント状
態に、データ″′０＃に対応するものはデプレション状
態に形成されている。トランジスタＭｌのデータを読出
すには、ビット線Ｂｉ高電位に保ち、）ランジスタＱｔ
のゲート電極ＧＳｉ高電位に保って導通させ、選択され
たトランジスタＭ０のゲート電極ＧＭ１ｆ：Ｏｖに、ト
ランジスタＭ２〜Ｍｌのゲート電極ＧＭ２〜ＧＭＩを５
ｖに保つ。このとき、トランジスタＭ２〜Ｍ、のチャネ
ルはデータ″′１”又はデータ″′０”にかかわらずす
べて導通となる。一方、選択されたトランジスタＭｌは
データ＠０”であればデプレション状態であるから導通
し、データ１１”であれば非導通である。こうして、ト
ランジスタＭ１〜Ｍ、の導通又は非導通は選択されたト
ランジスタＭｌの導通又は非導通によって決定できるか
ら、トランジスタＭ１の情報を読出すことができる。

上記した縦積みＲＯＭの構成方法を、電気的に書換え可
能な不揮発性メモリ装置に適用できれば、従来装置に比
して、小型の不揮発性メモリ装置を実現できることＫな
るが、従来のメモリ用のトランジスタでは、次に述べる
ような欠点があり実現が困難である。

従来のトランジスタを、第６図に示すマスクＲＯＭのメ
モリ用のトランジスタの代りに配置したとする。なお、
トランジスタの浮遊ゲート電極への電荷注入方法は任意
のものでよい。前述したように、データ″′０”に対応
するトランジスタはデプレション状態とならなければな
らないが、これは、浮遊ゲート電極に正孔を注入すると
とにより容易に達成できる。一方、データ１１＃に対応
するトランジスタは、しきい電圧が読出し時にゲート電
極に印加される高電圧よりも低いエンハンスメント状態
でなければならない。（先の、マスクＲ，ＯＭの例では
、読出し時の高電圧が５Ｖ、エンハンスメント状態のし
きい電圧が約１ｖであったＱこれは、読出し時に、非選
択のメモリ用のトランジスタをデータ“１”又は０”に
かかわらず導通状態とするためである。

しかしながら、通常のメモリ用のトランジスタにおいて
、書込み後、すなわち、電子注入後のしきい電圧を希望
する値にそろえることは非常に難しい。一般に、電子の
注入量は書込み条件（Ｖ込電圧、書込時間等）によって
大きく変化する。また、不揮発性の観点からも、書込デ
ータの信頼性を高めるために、充分な電子注入を行うの
が望ましい。従って、デーダ′１”に対応するトランジ
スタのしきい電圧を希望する値にそろえるために、浮遊
ゲート電極への電子注入量全制御することによって行う
ことは、困難であるばかりでなく望ましいことではない
。

〔発明が解決しようとする問題点〕

上述した従来のトランジスタは、電子注入後のしきい電
圧を希望する値にそろえることが困難であり、高集積化
に適し九縦積みＲＯＭ構造を実現できないという欠点が
ある。

本発明の目的は、縦積みＲＯＭ構造を実現するのに適し
たトランジスタを提供することにある。

〔問題点を解決するための手段〕

本発明は、−導電型の半導体基板と、該半導体基板上に
設ける前記半導体基板と通導／ｉｔ型を有するソース領
域及びドレイン領域と、該ソース領域とドレイン領域と
の間のチャネル領域上に設けられたゲート絶縁膜と、前
記ソース領域から前記ドレイン領域にわたって延在し前
記ゲート絶縁膜の一部を覆うように設けられた浮遊ゲー
ト電極と、該浮遊ゲート電極上及び前記浮遊ゲート電極
に覆われていない前記チャネル領域上に絶縁膜を介して
設けられた制御ゲート電極とを有するトランジスタにお
いて、前記浮遊ゲート電極に覆われておらずメモリ機能
を持たない前記チャネル領域のしきい電圧が前記浮遊ゲ
ート電極に覆われたメモリ機能金有する前記チャネル領
域の低レベル書込後のしきい電圧よりも高くかつ高レベ
ル書込後のしきい電圧よりも低く設定されるように前記
浮遊ゲート電極を設けて構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例の平面図、第２図は第１図に
示すトランジスタのＡ−Ａ’ｉｌ断面図である。本実施
例は、本発明を三層多結晶シリコン構造のＮチャネル型
メモリ用のトランジスタに適用したものである。

第１図及び第２図に示すように、Ｐ型車結晶シリコン基
板１上にＮ型領域であるソース領域２及びドレイン領域
３と、第１のゲート酸化膜４と、ソース領域２からドレ
イン領域３にわたってチャネル領域の一部５を覆うよう
に第２層の多結晶シリコンから成る浮遊ゲート電極６が
形成される。

また、浮遊ゲート電極６は厚いフィールド酸化膜７上で
第１層の多結晶シリコンからなる書込み電極８上に延在
し、書込み電極８と浮遊ゲート電極６とは薄いトンネル
酸化膜９で絶縁されている。

さらに、浮遊ゲート電極６及び浮遊ゲート電極６に覆わ
れていないチャネル領域ｌｏ上には、第２のゲート酸化
膜１１′ｆｃ介して、第３層の多結晶シリコンから成る
制御ゲート電極１２が設けられる。

チャネル領域に、Ｐ型であるホウ素をイオン打込みする
ことによって、浮遊ゲート電極６に覆われていない領域
１０のしき込電圧は約１ｖに設定される。また、浮遊ゲ
ート電極６下のチャネル領域５にも同時にホウ素全イオ
ン打込みしているが、チャネル領域５は浮遊ゲート電極
６の帯電状態によって、任意のしきい電圧となり得る。

このトランジスタに書込みすなわち電子注入を行うには
、書込電極８を低電位に保ち、制御ゲート電極１２に正
の高電圧を印加する。制御ゲート電極１２と容量結合さ
れた浮遊ゲート電極６は正の高電位となり、書込電極８
からトンネル酸化膜９を通って電子が浮遊ゲート電極６
に注入される。

消去、すなわち、正孔注入を行うには、制御ゲート電極
１２を低電位に保ち書込電極８に正の高電圧を印加する
。この電界によって、浮遊ゲート電極６から書込電極８
に電子が注入され、実効的に浮遊ゲート電極６に正孔が
注入されることになる。上記のような、書込み又は消去
動作を行った後に、本実施例のメモリ用のトランジスタ
は次のような読出し特性を有する。

消去されたトランジスタは制御ゲート電極１２をＯｖに
設定したときに、浮遊ゲート電極６が充分に正に帯電し
ているから浮遊ゲート電極６下のチャネル領域５は導通
状態となる。一方、制御ゲート電極１２下のチャネル領
域１０はしきい電圧的１■のエンハンスメント状態であ
るから非導通である。トランジスタ全体としては、デプ
レション状態トエンハンスメント状態の２個のトランジ
スタが並列に接続され友ものと等価になり、ソース・ド
レイン間は制御ゲート電圧Ｏｖで導通状態となる。

書込みの行われ友トランジスタは、制御ゲート電極１２
ｋＯＶに設定したときに、浮遊ゲート電極６が充分に負
に帯電しているから浮遊ゲート電極６下のチャネル領域
５は非導通となる。また、制御ゲート電極１２下のチャ
ネル領域１０も非導通であり、トランジスタ全体として
は非導通状態である。一方、制御ゲート電極１２１−５
Ｖに設定したときは、浮遊ゲート電極６が充分に負に帯
電している場合には浮遊ゲート電極６下のチャネル領域
５は非導通となるが、制御ゲート電極１２下のチャネル
領域１０は導通状態となる。メモリ機能を有するチャネ
ル領域と、メモリ機能のないしきい電圧的１■のチャネ
ル領域とが並列に存在するから、トランジスタ全体とし
ては、浮遊ゲート電極６に注入される電子量にかかわら
ずしきい電圧がＩＶ以上になることはない。すなわち、
書込み後のしきい電圧を浮遊ゲート電極６に注入される
電子の量ではなく、制御ゲート電極１２下のメモリ機能
を有しないチャネル領域１０のしきい電圧の制御によっ
て行える。

第３図は第１図に示すトランジスタを用いて縦積みＲＯ
Ｍ構造としたセルアレイの平面図である。

第３図に示すように、１個のセレクト用のトランジスタ
ＱＩＫ３個のメモリ用のトランジスタＭｌ〜Ｍ３が直列
接続される。

第３図において、書込電極８ｆｔＯ■に保ちトランジス
タＭｌ−Ｍ３の制御ゲート電極ＧＭ１〜ＧＭ３に２０Ｖ
ｅ印加すると、前述したように、）ンネル酸化膜９全通
して浮遊ゲート電極に電子が注入される。この操作によ
ってトランジスタＭｌ−Ｍ３の浮遊ゲート電極６下のチ
ャネル領域５のしきい電圧は５■以上となり、記憶デー
タはデータ″′１″′となる。

次に、例えば、トランジスタＭｌに選択的にデータ″′
０″″を書込む（すなわち、消去する）には、トランジ
スタＭｌの制御ゲート電極ＧＭｌにＯｖを、他の非選択
トランジスタＭ２．Ｍ３０制御ゲ一ト電極ＧＭ２．ＧＭ
３にＩＯＶの中間電位を印加し、かつ、書込電極８に２
０Ｖｉ印加する。選択されたトランジスタＭ１のトンネ
ル酸化膜９にハ、書込電圧によって大きな電界が発生し
、浮遊ゲート電極６中の電子がトンネル現象拠よって書
込電極８に放出される。その結果、浮遊ゲート電極６は
正に帯電し、デプレション状態となシデータ″′０″が
書込まれる。この操作の間、他の非選択のトランジスタ
Ｍ２．Ｍ３においては、制御ゲート電極ＧＭ２゜ＧＭａ
ＫｉＯＶの中間電位が印加されているために、トンネル
酸化膜９に電子放出が起きるのに必要な電界が印加され
ず、電荷の移動は生じない。

従って、任意のメモリ用のトランジスタにデータ″ｏ”
１書込むことが可能になる。

次に、読出しについては、従来の縦積みＲＯＭと全く同
一の動作が可能である。読出し時に書込電極８は０■に
保つ。トランジスタＭｌのデータを読出すには、ビット
線Ｂ″ｆ：高電位に保ちトランジスタＱｌの制御ゲート
電極ＧＳを高電位に保って導通させ、トランジスタＭ１
の制御ゲート電極ＧＭｌを０■に他のトランジスタＭ２
．Ｍ３の制御ゲート電極ＧＭ２．ＧＭ３を５■に保つ。

このとき、トランジスタＭ２．Ｍ３はデータ″０＃であ
ればデプレション状態であるから導通となり、ま九デー
タ″′１”であっても、メモリ機能を有しないチャネル
領域ｌＯが導通し、常に導通状態となる。

一方、選択されたトランジスタＭ、は、データ″″Ｏ”
であればデプレション状態であるから導通し、データ″
′１＃であれげしきい電圧が１ｖのエンハンスメント状
態であるから非導通となる。こうして、選択したトラン
ジスタＭ１のみの導通又は非導通全判別できる。

以上実施例に基づいて、本発明を説明したが、本発明は
上述の実施例に限定されるものではない。

特に、書込み方法に関し、本実施例では、書込電極とし
ての多結晶シリコン上のトンネル酸化膜を通してのトン
ネル現象を利用したが、シリコン基板上のトンネル酸化
膜全利用した書込み、アバランシェ或はチャネル注入等
のホットキャリヤ注入書込みも当然利用しうる。

〔発明の効果〕

以上説明したように本発明のトランジスタは、ソース・
ドレイン間にメモリ機能全有するチャネル領域と、メモ
リ機能を有しないチャネル領域とを並列に設けることに
よって、メモリ用のトランジスタのエンハンスメント状
態でのしきい電圧を浮遊ゲート電極への電子の注入量に
よらず、メモリ機能を有しないチャネル領域のしきい電
圧によって決定できるので、縦積みＲＯＭ構造の電気的
に書換え可能な不揮発性メモリセルアレイ全容易に構成
でき、高集積化が可能になるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の平面図、第２図は第１図に
示すトランジスタのＡ−Ａ’線断面図、第３図は第１図
に示すトランジスタを用いて縦積みＲＯＭ構造としたメ
モリセルアレイの平面図、第４図は従来のトランジスタ
の一例の平面図、第５図は第４図に示すトランジスタを
用いたメモリセルの回路図、第６図は縦積みＲＯＭ構造
のマスクＲＯＭの回路図である。 １・・・・・・Ｐ型巣結晶シリコン基板、２・・・・・
・ソース頭載、３・・・・・・ドレイン領域、４・・・
・・・第１のゲート酸化膜、５・・・・・・チャネル領
域、６・・・・・・浮遊ゲート電極、７・・・・・・フ
ィールド酸化膜、８・・・・・・書込電極、９・・・・
・・トンネル酸化膜、１０・・・・・・チャネル領域、
１１・・・・・・第２のゲート酸化膜、１２・・・・・
・制御ゲート電極。 代理人　弁理士　　内　原　　　晋 華　ｌ　図 茅３　閃 禿４　凹 第５　図 茅ｌＩ！Ｉ

Claims (1)

【特許請求の範囲】
1. 一導電型の半導体基板と、該半導体基板上に設ける前記
   半導体基板と逆導電型を有するソース領域及びドレイン
   領域と、該ソース領域とドレイン領域との間のチャネル
   領域上に設けられたゲート絶縁膜と、前記ソース領域か
   ら前記ドレイン領域にわたって延在し前記ゲート絶縁膜
   の一部を覆うように設けられた浮遊ゲート電極と、該浮
   遊ゲート電極上及び前記浮遊ゲート電極に覆われていな
   い前記チャネル領域上に絶縁膜を介して設けられた制御
   ゲート電極とを有するトランジスタにおいて、前記浮遊
   ゲート電極に覆われておらずメモリ機能を持たない前記
   チャネル領域のしきい電圧が前記浮遊ゲート電極に覆わ
   れたメモリ機能を有する前記チャネル領域の低レベル書
   込後のしきい電圧よりも高くかつ高レベル書込後のしき
   い電圧よりも低く設定されるように前記浮遊ゲート電極
   を設けることを特徴とするトランジスタ。