JPS6322099B2 - - Google Patents
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- JPS6322099B2 JPS6322099B2 JP1665479A JP1665479A JPS6322099B2 JP S6322099 B2 JPS6322099 B2 JP S6322099B2 JP 1665479 A JP1665479 A JP 1665479A JP 1665479 A JP1665479 A JP 1665479A JP S6322099 B2 JPS6322099 B2 JP S6322099B2
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- 230000015654 memory Effects 0.000 description 22
- 238000006243 chemical reaction Methods 0.000 description 15
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- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 2
- 230000001174 ascending effect Effects 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J1/00—Frequency-division multiplex systems
- H04J1/18—Frequency-division multiplex systems in which all the carriers are amplitude-modulated
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
Description
【発明の詳細な説明】
本発明は、デイジタル信号処理により単側帯波
周波数分割多重（以下SSB−FDMと略称する）
信号をベースバンド信号に復調する単側帯波周波
数分割多重信号復調装置に関する。
周波数分割多重（以下SSB−FDMと略称する）
信号をベースバンド信号に復調する単側帯波周波
数分割多重信号復調装置に関する。
近年デイジタル信号処理によりSSB−FDM信
号の変復調を実現する試みがなされている。デイ
ジタル信号処理によりSSB−FDM信号の復調を
実現する公知の方法としてIEEE
TRANSACTION ON COMMUNICATIONS、
VOL.COM−26、No.５、MAY1978、pp720−725
記載の“An Improved Method for Digital
SSB−FDM Modulation and Demodulation”
がある。
号の変復調を実現する試みがなされている。デイ
ジタル信号処理によりSSB−FDM信号の復調を
実現する公知の方法としてIEEE
TRANSACTION ON COMMUNICATIONS、
VOL.COM−26、No.５、MAY1978、pp720−725
記載の“An Improved Method for Digital
SSB−FDM Modulation and Demodulation”
がある。
ここで上記の方法についてその原理を簡単に説
明する。今ベースバンド信号のサンプリング周波
数をs（単位Hzは以下省略）、SSB−FDM信号の
サンプリング周波数をＮ・sとする。ただしＮは
正の整数である。Ｎ個のベースバンド信号のサン
プル値系列のＺ変換をXk（ZN）（ただしｋ＝０、
１、…、Ｎ−１）とし、SSB−FDM信号のサン
プル値系列のＺ変換をＹ（Ｚ）とする。
明する。今ベースバンド信号のサンプリング周波
数をs（単位Hzは以下省略）、SSB−FDM信号の
サンプリング周波数をＮ・sとする。ただしＮは
正の整数である。Ｎ個のベースバンド信号のサン
プル値系列のＺ変換をXk（ZN）（ただしｋ＝０、
１、…、Ｎ−１）とし、SSB−FDM信号のサン
プル値系列のＺ変換をＹ（Ｚ）とする。
ここでサンプリング周波数Ｎ・sで動作し、中
心周波数が（4k＋１）s／４で帯域幅がs／２
（この帯域幅の外側では十分な減衰量が与えられ
るものとする）であるような複素帯域フイルタ
（CBPF）を仮定し、この伝達関数をHk（Ｚ）と
表わす。
心周波数が（4k＋１）s／４で帯域幅がs／２
（この帯域幅の外側では十分な減衰量が与えられ
るものとする）であるような複素帯域フイルタ
（CBPF）を仮定し、この伝達関数をHk（Ｚ）と
表わす。
第ｋチヤンネルの信号はSSB−FDM信号をフ
イルタHk（Ｚ）に通すことによりフイルタ出力の
実数部に得られ、次式のように表わされる。
イルタHk（Ｚ）に通すことによりフイルタ出力の
実数部に得られ、次式のように表わされる。
Xk（Ｚ）＝Re〔Hk（Ｚ）・Ｙ（Ｚ）〕 …(1)
ここに記号Re〔 〕は〔 〕内の演算出力の内
実信号のみに着目することを示す。
実信号のみに着目することを示す。
複素帯域フイルタHk（Ｚ）はs／４の帯域をも
つ実低域フイルタＧ（Ｚ）に（4k＋１）s／４の
周波数シフトを施して求めることができる。すな
わち、 Hk（Ｚ）＝Hk〔exp（j2π／Ｎ・s）〕＝Ｇ〔exp｛j
2π（−（4k＋１）s／４）／（Ｎ・s）｝〕 ＝Ｇ〔Ｚ・exp（−j2π4k＋１／4N）〕 …(2) となる。
つ実低域フイルタＧ（Ｚ）に（4k＋１）s／４の
周波数シフトを施して求めることができる。すな
わち、 Hk（Ｚ）＝Hk〔exp（j2π／Ｎ・s）〕＝Ｇ〔exp｛j
2π（−（4k＋１）s／４）／（Ｎ・s）｝〕 ＝Ｇ〔Ｚ・exp（−j2π4k＋１／4N）〕 …(2) となる。
ここで式(1)においてXk（Ｚ）は、ベースバンド
信号のサンプリング周波数sでサンプルされるこ
とを考えると、Ｇ（Ｚ）をサンプリング周波数s
で動作するＮ個のフイルタGi（ZN）によつて構成
できる。Ｇ（Ｚ）とGi（ZN）の関係は Ｇ（Ｚ）＝N-1 〓i=0 Z-iGi（ZN） …(3) となる。従つて式(3)を式(2)に代入することによ
り、 Hk（Ｚ）＝N-1 〓i=0 Z-iexp（j2π4k＋１／4Nｉ）・Gi（−jZN） …(4) を表わすことができる。さらに式(1)、(4)より、
Xk（ZN）を周波数sでサンプリングした時のサン
プル値系列をXk（ZN）とすれば Xk（ZN）＝Re〔N-1 〓 〓i=0 exp（j2π4k＋１／4Nｉ）・Gi（−jZN）・YN-1-i（Z
N）〕…(5) を得ることができる。ただし Ｙ（Ｚ）＝N-1 〓i=0 Z-n・Yo（ZN） …(6) ここで式(5)におけるGi（−jZN）の複素帯域フイ
ルタバンクをポリフエーズフイルタと呼ぶ。また
式(5)において Bi＝Gi（−jZN）・YN-1-i（ZN） …(7) とおけば、式(5)は次のように表わされる。
信号のサンプリング周波数sでサンプルされるこ
とを考えると、Ｇ（Ｚ）をサンプリング周波数s
で動作するＮ個のフイルタGi（ZN）によつて構成
できる。Ｇ（Ｚ）とGi（ZN）の関係は Ｇ（Ｚ）＝N-1 〓i=0 Z-iGi（ZN） …(3) となる。従つて式(3)を式(2)に代入することによ
り、 Hk（Ｚ）＝N-1 〓i=0 Z-iexp（j2π4k＋１／4Nｉ）・Gi（−jZN） …(4) を表わすことができる。さらに式(1)、(4)より、
Xk（ZN）を周波数sでサンプリングした時のサン
プル値系列をXk（ZN）とすれば Xk（ZN）＝Re〔N-1 〓 〓i=0 exp（j2π4k＋１／4Nｉ）・Gi（−jZN）・YN-1-i（Z
N）〕…(5) を得ることができる。ただし Ｙ（Ｚ）＝N-1 〓i=0 Z-n・Yo（ZN） …(6) ここで式(5)におけるGi（−jZN）の複素帯域フイ
ルタバンクをポリフエーズフイルタと呼ぶ。また
式(5)において Bi＝Gi（−jZN）・YN-1-i（ZN） …(7) とおけば、式(5)は次のように表わされる。
Xk（ZN）＝Re〔N-1
〓i=0
Bi（ZN）・exp（j2π4k＋１／4Nｉ）〕
…(8)
ここで式(8)は、離散フーリエ変換の演算式に類
似しており、オフセツト離散フーリエ処理と呼ば
れる。
似しており、オフセツト離散フーリエ処理と呼ば
れる。
式(8)はまた次のように変形することもできる。
Xk（ZN）Re〔N-1
〓i=0
Ci（ZN）・exp（j2πki／Ｎ）〕 …(9)
Ci（ZN）＝Bi（ZN）・exp（j2πｉ／4N） …(10)
式(9)は、離散フーリエ逆変換式そのものであ
り、式(10)はフイルタ出力Biに対して、位相オフセ
ツトを与えるものである。
り、式(10)はフイルタ出力Biに対して、位相オフセ
ツトを与えるものである。
以上述べたような操作によりSSB−FDM信号
からベースバンド信号を得ることができる。従来
のオフセツト離散フーリエ処理回路は、式(9)およ
び式(10)の演算を行なうが、高速フーリエ変換は出
力の実数部しか必要ない等の観点から乗算量の低
減が図られていた。
からベースバンド信号を得ることができる。従来
のオフセツト離散フーリエ処理回路は、式(9)およ
び式(10)の演算を行なうが、高速フーリエ変換は出
力の実数部しか必要ない等の観点から乗算量の低
減が図られていた。
ところで、デイジタル信号処理によるSSB−
FDM信号の変復調方式においては、単位時間当
りに必要とされる乗算回数によつて装置規模ひい
ては装置価格がほぼ決定されるから、単位時間当
りの乗算回数の本質的に少ないハードウエア構成
が要求される。
FDM信号の変復調方式においては、単位時間当
りに必要とされる乗算回数によつて装置規模ひい
ては装置価格がほぼ決定されるから、単位時間当
りの乗算回数の本質的に少ないハードウエア構成
が要求される。
本発明の目的は、従来に比べて単位時間当りの
乗算回数が少なくハードウエア規模の小さい単側
帯波周波数分割多重信号復調装置を提供すること
にある。
乗算回数が少なくハードウエア規模の小さい単側
帯波周波数分割多重信号復調装置を提供すること
にある。
本発明の他の目的は、特にオフセツト離散フー
リエ処理回路の乗算量低減を図ることにある。
リエ処理回路の乗算量低減を図ることにある。
本発明は、Ｎ個の複素デイジタルフイルタの集
合｛Hi｝：（ｉ＝０、１、…、Ｎ−１）で構成さ
れるポリフエーズ回路網とオフセツト離散フーリ
エ処理回路によりＮチヤンネル単側帯波周波数分
割多重信号をＮチヤンネルベースバンド信号に復
調する際に、第ｉ番（ｉ＝１、２、…、Ｎ−１）
目の複素デイジタルフイルタHiの実数部出力と
第（Ｎ−ｉ）番目の複素デイジタルフイルタHN-i
の虚数部出力を入力とする（Ｎ−１）個の減算器
から構成され、第０番目の複素デイジタルフイル
タHpの出力を第０の出力とし、前記（Ｎ−１）
個の減算器出力を第１〜第（Ｎ−１）の出力とす
る実信号化回路を設け、前記オフセツト離散フー
リエ処理回路に前記実信号化回路のＮ個の実信号
出力を入力するように構成したことを特徴とする
復調装置である。
合｛Hi｝：（ｉ＝０、１、…、Ｎ−１）で構成さ
れるポリフエーズ回路網とオフセツト離散フーリ
エ処理回路によりＮチヤンネル単側帯波周波数分
割多重信号をＮチヤンネルベースバンド信号に復
調する際に、第ｉ番（ｉ＝１、２、…、Ｎ−１）
目の複素デイジタルフイルタHiの実数部出力と
第（Ｎ−ｉ）番目の複素デイジタルフイルタHN-i
の虚数部出力を入力とする（Ｎ−１）個の減算器
から構成され、第０番目の複素デイジタルフイル
タHpの出力を第０の出力とし、前記（Ｎ−１）
個の減算器出力を第１〜第（Ｎ−１）の出力とす
る実信号化回路を設け、前記オフセツト離散フー
リエ処理回路に前記実信号化回路のＮ個の実信号
出力を入力するように構成したことを特徴とする
復調装置である。
次に本発明について図面を参照して詳細に説明
する。オフセツト離散フーリエ処理回路の演算は
式(8)のように表わされる。
する。オフセツト離散フーリエ処理回路の演算は
式(8)のように表わされる。
Xk（ZN）＝Re〔N-1
〓i=0
Bi（ZN）・exp（j2π4k＋１／4Nｉ）〕
…(8)
式(8)においてBi（ZN）は複素帯域フイルタGi（−
jZN）の出力であり、複素信号サンプル値系列で
ある。式(8)の演算はＮ個の複素帯域フイルタGi
（−jZN）のＮ個の複素出力に対し、s毎に行なえ
ばよい。今、式を簡略化するためにサンプル値系
列を示すZNを省略すると、次式のようになる。
jZN）の出力であり、複素信号サンプル値系列で
ある。式(8)の演算はＮ個の複素帯域フイルタGi
（−jZN）のＮ個の複素出力に対し、s毎に行なえ
ばよい。今、式を簡略化するためにサンプル値系
列を示すZNを省略すると、次式のようになる。
Xk＝Re〔N-1
〓i=0
Bi・exp（j2π4k＋１／4Nｉ）〕 …(11)
Biの実数部および虚数部をBR iおよびBI iで表わ
すと、式(11)は次のように変形することができる。
すと、式(11)は次のように変形することができる。
Xk＝Re〔N-1
〓i=0
Bi・exp（j2π4k＋１／4Nｉ）〕＝N-1
〓i=0
BR icos（2π4k＋１／4Nｉ）−N-1
〓i=0
BI i・sin（2π4k＋１／4Nｉ）
＝N-1
〓i=0
BR i・cos（2π4k＋１／4Nｉ）−N-1
〓i=0
BI N-1sin〔2π4k＋１／4N（Ｎ−１）｝
＝N-1
〓i=0
BR i・cos（2π4k＋１／4Nｉ）−N-1
〓i=0
BI N-1cos（2π4k＋１／4Nｉ）
＝N-1
〓i=0
（BR i−BI N-1）cos（2π4k＋１／4Nｉ） …(12)
式(12)においてBN＝０とする。従つて式(12)は次
のように書き換えることができる。
のように書き換えることができる。
Xk＝Re〔N-1
〓i=0
Di・exp（j2π4k＋１／4Nｉ）〕 （13）
ただし、
Di＝BR i−BI N-1（ｉ＝０、１、…、Ｎ−１） （14）
ここでDiは実数である。式（11）と式（13）を
比較すれば明らかなように、式(11)ではＮ個の複素
入力であるのに対し、式（13）ではＮ個の実入力
となり、演算に要する乗算回路を低減することが
可能となる。この時式（14）で表わされる実信号
化回路が必要である。
比較すれば明らかなように、式(11)ではＮ個の複素
入力であるのに対し、式（13）ではＮ個の実入力
となり、演算に要する乗算回路を低減することが
可能となる。この時式（14）で表わされる実信号
化回路が必要である。
第１図は、本発明の一実施例を示したブロツク
図で、１０は入力端子、２０は多重分離回路、３
０（０），３０（１），３０（２），…，３０（Ｎ
−２），３０（Ｎ−１）は複素帯域フイルタ、４
０は実信号化回路、４０（１），４０（２），…，
４０（Ｎ−２），４０（Ｎ−１）は減算器、５０
はオフセツト離散フーリエ処理回路、６０（０），
６０（１），６０（２），…，６０（Ｎ−２），６
０（Ｎ−１）は出力端子である。
図で、１０は入力端子、２０は多重分離回路、３
０（０），３０（１），３０（２），…，３０（Ｎ
−２），３０（Ｎ−１）は複素帯域フイルタ、４
０は実信号化回路、４０（１），４０（２），…，
４０（Ｎ−２），４０（Ｎ−１）は減算器、５０
はオフセツト離散フーリエ処理回路、６０（０），
６０（１），６０（２），…，６０（Ｎ−２），６
０（Ｎ−１）は出力端子である。
入力端子１０にはSSB−FDM信号Ｙ（Ｚ）が入
力され、多重分離回路２０により式(6)で表わされ
るYi（ZN）（ｉ＝０、１、…、Ｎ−１）が得られ
る。Ｎ個の実サンプル値系列YN-1-i（ZN）は各々
複素帯域フイルタGi（−jZN）の実数部に入力され
る。複素帯域フイルタGi（−jZN）は第１図におい
て複素帯域フイルタ３０(i)に対応している（ｉ＝
０、１、…、Ｎ−１）。式(7)に示すように、複素
帯域フイルタ３０(i)の出力は複素サンプル値系列
Biとなり出力される。実信号化回路４０では、式
（14）の演算を行なう。すなわちｉ＝０の時は式
（14）よりDp＝BR pであるから、第１図に示したよ
うに複素帯域フイルタ３０（０）の出力Bpが入
力されるが、実信号化回路４０では、実数部のみ
を取り出しDpが出力される。
力され、多重分離回路２０により式(6)で表わされ
るYi（ZN）（ｉ＝０、１、…、Ｎ−１）が得られ
る。Ｎ個の実サンプル値系列YN-1-i（ZN）は各々
複素帯域フイルタGi（−jZN）の実数部に入力され
る。複素帯域フイルタGi（−jZN）は第１図におい
て複素帯域フイルタ３０(i)に対応している（ｉ＝
０、１、…、Ｎ−１）。式(7)に示すように、複素
帯域フイルタ３０(i)の出力は複素サンプル値系列
Biとなり出力される。実信号化回路４０では、式
（14）の演算を行なう。すなわちｉ＝０の時は式
（14）よりDp＝BR pであるから、第１図に示したよ
うに複素帯域フイルタ３０（０）の出力Bpが入
力されるが、実信号化回路４０では、実数部のみ
を取り出しDpが出力される。
また、ｉ≠０の時は式（14）よりDi＝BR i−
BI N-1であるから、第１図に示したように複素帯
域フイルタ３０(i)の出力Biの実数部出力と、複素
帯域フイルタ３０（Ｎ−ｉ）の出力BN-iの虚数部
出力との減算が減算器４０(i)で行なわれた後、実
信号Diとして出力される。さらにＮ個の実信号サ
ンプル値系列Diは、オフセツト離散フーリエ変換
回路５０に入力され式（13）の演算が行なわれ
る。従つて、出力端子６０（０），６０（１），６
０（２），…，６０（Ｎ−２），６０（Ｎ−１）に
は、ベースバンド信号、X0，X1，X2，…，
XN-2，XN-1が得られる。
BI N-1であるから、第１図に示したように複素帯
域フイルタ３０(i)の出力Biの実数部出力と、複素
帯域フイルタ３０（Ｎ−ｉ）の出力BN-iの虚数部
出力との減算が減算器４０(i)で行なわれた後、実
信号Diとして出力される。さらにＮ個の実信号サ
ンプル値系列Diは、オフセツト離散フーリエ変換
回路５０に入力され式（13）の演算が行なわれ
る。従つて、出力端子６０（０），６０（１），６
０（２），…，６０（Ｎ−２），６０（Ｎ−１）に
は、ベースバンド信号、X0，X1，X2，…，
XN-2，XN-1が得られる。
次に上記の原理に基づいたオフセツト離散フー
リエ変換回路の乗算量低減方法を12チヤンネル基
礎群SSB−FDM信号の復調装置に適用した場合
について詳細に説明する。
リエ変換回路の乗算量低減方法を12チヤンネル基
礎群SSB−FDM信号の復調装置に適用した場合
について詳細に説明する。
この場合Ｎ＝14（ただし、２チヤンネルはダミ
ーチヤンネルとする）とすると式（13）および式
（14）は次式のように表わされる。
ーチヤンネルとする）とすると式（13）および式
（14）は次式のように表わされる。
Xk＝Re〔13
〓i=0
Di・exp（j2π4k＋１／56ｉ）〕 …（15）
Di＝BR i−BI 14-i …（16）
ただしBI 14＝０；ｋ＝０、１、…、13；ｉ＝
０、１、…、13とする。
０、１、…、13とする。
ここで式（15）においてｋ、ｉを次のように表
わす。
わす。
ｋ＝7l＋ｍ（ｌ＝０、１；ｍ＝０、１、…、６）
ｉ＝2p＋ｑ（ｐ＝０、１、…、６；ｑ＝０、１）
（17）
式（17）を式（15）に代入すれば
X7l+n＝Rl〔1
〓q=0 6
〓
〓p=0
D2p+q・exp｛j2π｛４（7l＋ｍ）＋１｝（2p＋ｑ）
／56｝〕…（18） ｌ、ｍ、ｐ、ｑは整数だから、式（18）はさら
に次のように変形できる。
／56｝〕…（18） ｌ、ｍ、ｐ、ｑは整数だから、式（18）はさら
に次のように変形できる。
X7l+n＝Re〔1
〓q=0
ej2πld/26 q=0
ej2πld/26
〓p=0D2p+q・exp｛j2π（4m＋１）（2p＋ｑ）／56｝〕
…（19） 式（19）を書き直すと次のようになる。
…（19） 式（19）を書き直すと次のようになる。
X7l+n＝E0,n＋（−１）l×E1,n …（20）
E0,n＝6
〓p=0
D2p・cos〔2π（4m＋１）・2p／56｝…（21）
E1,n＝6
〓p=0
D2p+1・cos｛2π（4m＋１）（2p＋１）／56｝
…（22）
式（21）、（22）において、D2pおよびD2p+1は共
に実数である。従つて１個のE0,nを得るのに７回
の実乗算が必要あるからすべてのX7l+nを得るの
に98（＝７×７×２）回の実乗算が必要となる。
に実数である。従つて１個のE0,nを得るのに７回
の実乗算が必要あるからすべてのX7l+nを得るの
に98（＝７×７×２）回の実乗算が必要となる。
一方、従来の方法ではBi（ZN）が複素数である
から式(10)の演算に56（＝14×４）回の実乗算が、
またCi（ZN）が複素数であるから196回の実乗算が
必要となり、合計252回必要であつた。従つて本
発明によれば大幅な乗算量低減が可能となること
は明らかである。
から式(10)の演算に56（＝14×４）回の実乗算が、
またCi（ZN）が複素数であるから196回の実乗算が
必要となり、合計252回必要であつた。従つて本
発明によれば大幅な乗算量低減が可能となること
は明らかである。
第２図は、本発明の他の実施例を示したブロツ
ク図であり、第３図は、第２図を説明するための
タイミングチヤートである。
ク図であり、第３図は、第２図を説明するための
タイミングチヤートである。
第２図において、１１０は入力端子、１２０は
複素帯域デイジタルフイルタ、１３０は遅延素
子、１４０は配列変換メモリ、１５０はスイツ
チ、１６０は減算器、１７０はメモリ、１８１，
１８２，１８３，１８４，１８５，１８６および
１８７は乗算器、１９０は加算器、２００は遅延
素子、２１０および２２０はそれぞれ加算器およ
び減算器、２３０は遅延素子、２４０は選択回
路、２５０は出力端子である。
複素帯域デイジタルフイルタ、１３０は遅延素
子、１４０は配列変換メモリ、１５０はスイツ
チ、１６０は減算器、１７０はメモリ、１８１，
１８２，１８３，１８４，１８５，１８６および
１８７は乗算器、１９０は加算器、２００は遅延
素子、２１０および２２０はそれぞれ加算器およ
び減算器、２３０は遅延素子、２４０は選択回
路、２５０は出力端子である。
入力端子１１０入力されたSSB−FDM信号Ｙ
（Ｚ）は複素帯域フイルタ１２０の実数部の入力
となる。ここで複素帯域フイルタ１２０は伝達関
数Gi（−jZ14）をもつ14個のフイルタを多重処理
するものと仮定する。即ち、複素帯域フイルタ１
２０は等価的にＮ個（今の場合はＮ＝14）の複素
デイジタルフイルタの演算を行なう。
（Ｚ）は複素帯域フイルタ１２０の実数部の入力
となる。ここで複素帯域フイルタ１２０は伝達関
数Gi（−jZ14）をもつ14個のフイルタを多重処理
するものと仮定する。即ち、複素帯域フイルタ１
２０は等価的にＮ個（今の場合はＮ＝14）の複素
デイジタルフイルタの演算を行なう。
ただしｉ＝０、１、…、13である。１２１およ
び１２２はそれぞれ複素帯域フイルタ１２０の実
数部出力および虚数部出力を表わしており、それ
らのタイミングチヤートは共に第３図ａに示すよ
うになつている。すなわち１フレームは｛１／
s｝秒であり、複素帯域フイルタ１２０の出力は
14多重されている。また第３図に示した数字は複
素帯域フイルタGi（−jZN）のサフイツクスｉに対
応している。複素帯域フイルタ１２０の実数部出
力１２１および虚数部出力１２２はそれぞれ遅延
素子１３０および配列変換メモリ１４０に入力さ
れる。配列変換メモリ１４０の中の参照数字１４
１および１４２は共に１フレーム分のデータを書
き込んだり読み出したりするためのRAM（ラン
ダム・アクセス・メモリ）であり、複素帯域フイ
ルタ１２０の虚数部出力１２２の配列変換は
RAM１４１および１４２を用いて次のように行
なわれる。RAM１４１および１４２は１フレー
ム毎に書き込みモードと読み出しモードを繰り返
すが、一方が書き込みモードの時は、他方は必ず
読み出しモードになるように構成される。また書
き込みモードの時その出力は必ずハイインピーダ
ンスとなるようにすればRAM１４１とRAM１
４２の出力は第２図に示したように接続すること
ができる。従つてRAM１４１および１４２から
構成される配列変換メモリ１４０は書き込みモー
ドの時のアドレスと読み出しモードの時のアドレ
スを変化させることにより、入力データの配列を
変化させて出力させることができる。第３図ｂは
配列変換メモリ１４０の出力を示したものであ
り、このような配列変換が行なわれる。ここで配
列変換メモリ１４０では必ず１フレーム分の遅延
が生じるので、複素帯域フイルタ２０の実数部出
力１２１に対し、遅延素子１３０により１フレー
ム分の遅延を補償することが必要である。従つ
て、配列変換メモリ１４０の出力をスイツチ１５
０を介して減算器１６０の一方の入力とし、遅延
素子の出力を減算器１６０の他方の入力とした
時、減算器１６０の出力には式（16）の演算結果
が得られる。第３図ｃは、減算器１６０の出力Di
のタイミングチヤートを示したものであり、数字
はサフイツクスｉに対応している。
び１２２はそれぞれ複素帯域フイルタ１２０の実
数部出力および虚数部出力を表わしており、それ
らのタイミングチヤートは共に第３図ａに示すよ
うになつている。すなわち１フレームは｛１／
s｝秒であり、複素帯域フイルタ１２０の出力は
14多重されている。また第３図に示した数字は複
素帯域フイルタGi（−jZN）のサフイツクスｉに対
応している。複素帯域フイルタ１２０の実数部出
力１２１および虚数部出力１２２はそれぞれ遅延
素子１３０および配列変換メモリ１４０に入力さ
れる。配列変換メモリ１４０の中の参照数字１４
１および１４２は共に１フレーム分のデータを書
き込んだり読み出したりするためのRAM（ラン
ダム・アクセス・メモリ）であり、複素帯域フイ
ルタ１２０の虚数部出力１２２の配列変換は
RAM１４１および１４２を用いて次のように行
なわれる。RAM１４１および１４２は１フレー
ム毎に書き込みモードと読み出しモードを繰り返
すが、一方が書き込みモードの時は、他方は必ず
読み出しモードになるように構成される。また書
き込みモードの時その出力は必ずハイインピーダ
ンスとなるようにすればRAM１４１とRAM１
４２の出力は第２図に示したように接続すること
ができる。従つてRAM１４１および１４２から
構成される配列変換メモリ１４０は書き込みモー
ドの時のアドレスと読み出しモードの時のアドレ
スを変化させることにより、入力データの配列を
変化させて出力させることができる。第３図ｂは
配列変換メモリ１４０の出力を示したものであ
り、このような配列変換が行なわれる。ここで配
列変換メモリ１４０では必ず１フレーム分の遅延
が生じるので、複素帯域フイルタ２０の実数部出
力１２１に対し、遅延素子１３０により１フレー
ム分の遅延を補償することが必要である。従つ
て、配列変換メモリ１４０の出力をスイツチ１５
０を介して減算器１６０の一方の入力とし、遅延
素子の出力を減算器１６０の他方の入力とした
時、減算器１６０の出力には式（16）の演算結果
が得られる。第３図ｃは、減算器１６０の出力Di
のタイミングチヤートを示したものであり、数字
はサフイツクスｉに対応している。
式（16）より明らかなようにスイツチ１５０
は、ｉ≠０の時、配列変換メモリ１４０の出力を
選択するが、ｉ＝０の時は式（16）よりDp＝BR p
となるためスイツチ１５０は“０”の方を選択す
るように動作する。
は、ｉ≠０の時、配列変換メモリ１４０の出力を
選択するが、ｉ＝０の時は式（16）よりDp＝BR p
となるためスイツチ１５０は“０”の方を選択す
るように動作する。
以上述べたように、遅延素子１３０、配列変換
メモリ１４０、スイツチ１５０および減算器１６
０により、実信号化回路が構成されている。ここ
で、減算器１６０はＮ個の減算操作を多重処理し
ており、従つて、等価的にＮ個（今の場合はＮ＝
14）の減算器の演算を行なう。Ｎ個の減算操作の
中の１回は、スイツチ１５０により、減算器入力
の一方が零となるので、減算器１６０は、実質的
に（Ｎ−１）個の減算器の演算処理を行なうこと
になる。
メモリ１４０、スイツチ１５０および減算器１６
０により、実信号化回路が構成されている。ここ
で、減算器１６０はＮ個の減算操作を多重処理し
ており、従つて、等価的にＮ個（今の場合はＮ＝
14）の減算器の演算を行なう。Ｎ個の減算操作の
中の１回は、スイツチ１５０により、減算器入力
の一方が零となるので、減算器１６０は、実質的
に（Ｎ−１）個の減算器の演算処理を行なうこと
になる。
第２図において、オフセツトフーリエ処理回路
は、メモリ１７０、乗算器１８１，１８２，…，
１８７、加算器１９０、遅延素子２００、加算器
２１０、減算器２２０、遅延素子２３０及び選択
回路２４０から構成されている。出力端子２５０
にはＮ個の出力データが時分割多重されて現われ
る。
は、メモリ１７０、乗算器１８１，１８２，…，
１８７、加算器１９０、遅延素子２００、加算器
２１０、減算器２２０、遅延素子２３０及び選択
回路２４０から構成されている。出力端子２５０
にはＮ個の出力データが時分割多重されて現われ
る。
減算器１６０の出力はメモリ１７０に入力され
る。メモリ１７０は、RAM１７０−１，１７０
−２，…，１７０−６および１７０−７と、
RAM１７１−１，１７１−２，…，１７１−６
および１７０−７とから構成されている。また各
RAMは２ワード分のメモリである。メモリ１７
０では式（21）および式（22）の演算に必要な７
個のデータD2pまたはD2p+1（ｐ＝０、１、…、６）
を同時に出力するためのメモリであり、その内部
の動作は次のようになる。
る。メモリ１７０は、RAM１７０−１，１７０
−２，…，１７０−６および１７０−７と、
RAM１７１−１，１７１−２，…，１７１−６
および１７０−７とから構成されている。また各
RAMは２ワード分のメモリである。メモリ１７
０では式（21）および式（22）の演算に必要な７
個のデータD2pまたはD2p+1（ｐ＝０、１、…、６）
を同時に出力するためのメモリであり、その内部
の動作は次のようになる。
RAM１７０−１とRAM１７１−１はペアと
なり両者は１フレーム毎に書き込みモードと読み
出しモードを繰り返すが、一方が書き込みモード
の時は他方は必ず読み出しモードとなるように動
作する。また、それらの出力は書き込みモードの
時、ハイインピーダンスとなるようなトライステ
イト出力であれば第２図に示したようにRAM１
７０−１とRAM１７１−１の出力を接続するこ
とが可能である。RAM１７０−１とRAM１７
１−１は、第３図ｄ，ｉに示したようなタイミン
グチヤートになる。
なり両者は１フレーム毎に書き込みモードと読み
出しモードを繰り返すが、一方が書き込みモード
の時は他方は必ず読み出しモードとなるように動
作する。また、それらの出力は書き込みモードの
時、ハイインピーダンスとなるようなトライステ
イト出力であれば第２図に示したようにRAM１
７０−１とRAM１７１−１の出力を接続するこ
とが可能である。RAM１７０−１とRAM１７
１−１は、第３図ｄ，ｉに示したようなタイミン
グチヤートになる。
第３図ｄに示した数字は、すべて式（16）のDi
のｉに対応している。従つてRAM１７０−１と
RAM１７１−１は共にD0とD1を書き込み、第３
図ｄ，ｉに示したようにフレームの前半の７ワー
ドはD0を後半の７ワードはDiを読み出して出力
する。RAM１７０−２とRAM１７１−２はペ
アとなり、上述と同様な動作を行なうが、書き込
みデータは、D2とD4であり、第３図ｄ，に示
したようなタイミンングチヤートになる。第３図
ｄ，，，，およびはそれぞれ第２図の
RAM１７０−３とRAM１７１−３のペア、
RAM１７０−４とRAM１７１−４のペア、
RAM１７０−４とRAM１７１−４のペア、
RAM１７０−５とRAM１７１−５のペア、
RAM１７０−６とRAM１７１−６のペアおよ
びRAM１７０−７とRAM１７１−７のペアの
出力のタイミングチヤートを示したものであり、
上述のような動作を行なつている。
のｉに対応している。従つてRAM１７０−１と
RAM１７１−１は共にD0とD1を書き込み、第３
図ｄ，ｉに示したようにフレームの前半の７ワー
ドはD0を後半の７ワードはDiを読み出して出力
する。RAM１７０−２とRAM１７１−２はペ
アとなり、上述と同様な動作を行なうが、書き込
みデータは、D2とD4であり、第３図ｄ，に示
したようなタイミンングチヤートになる。第３図
ｄ，，，，およびはそれぞれ第２図の
RAM１７０−３とRAM１７１−３のペア、
RAM１７０−４とRAM１７１−４のペア、
RAM１７０−４とRAM１７１−４のペア、
RAM１７０−５とRAM１７１−５のペア、
RAM１７０−６とRAM１７１−６のペアおよ
びRAM１７０−７とRAM１７１−７のペアの
出力のタイミングチヤートを示したものであり、
上述のような動作を行なつている。
メモリ回路１７０の７個の出力は、それぞれ乗
算器１８１，１８２，１８３，１８４，１８５，
１８６および１８７に入力され式（21）および式
（22）の乗算が行なわれる。この時上記７個の乗
算器の係数はワード毎に時分割に変化する。従つ
て加算器９０の出力には式（21）のE0,nと式
（22）のE1,nが得られる。第３図ｅは加算器９０
の出力のタイミングチヤートを示したものであ
り、数字はE0,nまたはE1,nのｍに対応している。
同図から明らかなように、フレームの前半の７ワ
ードには７個のE0,nが、後半の７ワードには７個
のE1,n（ｍ＝０、１、…、６）がそれぞれｍの小
さい順に並んでいる。加算器１９０の出力は遅延
素子２００により７ワード分の遅延を受ける。従
つて遅延素子２００のタイミングチヤートは第３
図ｆに示したようになる。そこで共に、加算器１
９０の出力と遅延素子２００の出力とを２つの入
力とする加算器２１０と減算器２２０とにより、
式（20）の演算が行なわれる。第３図ｇ，は加
算器２１０の出力Xn（ｍ＝０、１、…、６）のタ
イミングチヤートを示したものであり、第３図
ｄ，は減算器２２０の出力X7+n（ｍ＝０、１
…、６）のタイミングチヤートを示したものであ
る。さらに減算器２２０の出力X7+nは遅延素子
２３０により７ワード分の遅延を受けるから、加
算器２１０の出力と遅延素子２３０の出力とを入
力とする選択回路２４０によりフレームの前半７
ワード分に対し、加算器２１０の出力Xnを選択
し、フレームの後半７ワードに対し、遅延素子２
３０の出力X7+nを選択すれば、出力端子２５０
にはベースバンド信号Xk（ｋ＝０、１、…、13）
が得られる。
算器１８１，１８２，１８３，１８４，１８５，
１８６および１８７に入力され式（21）および式
（22）の乗算が行なわれる。この時上記７個の乗
算器の係数はワード毎に時分割に変化する。従つ
て加算器９０の出力には式（21）のE0,nと式
（22）のE1,nが得られる。第３図ｅは加算器９０
の出力のタイミングチヤートを示したものであ
り、数字はE0,nまたはE1,nのｍに対応している。
同図から明らかなように、フレームの前半の７ワ
ードには７個のE0,nが、後半の７ワードには７個
のE1,n（ｍ＝０、１、…、６）がそれぞれｍの小
さい順に並んでいる。加算器１９０の出力は遅延
素子２００により７ワード分の遅延を受ける。従
つて遅延素子２００のタイミングチヤートは第３
図ｆに示したようになる。そこで共に、加算器１
９０の出力と遅延素子２００の出力とを２つの入
力とする加算器２１０と減算器２２０とにより、
式（20）の演算が行なわれる。第３図ｇ，は加
算器２１０の出力Xn（ｍ＝０、１、…、６）のタ
イミングチヤートを示したものであり、第３図
ｄ，は減算器２２０の出力X7+n（ｍ＝０、１
…、６）のタイミングチヤートを示したものであ
る。さらに減算器２２０の出力X7+nは遅延素子
２３０により７ワード分の遅延を受けるから、加
算器２１０の出力と遅延素子２３０の出力とを入
力とする選択回路２４０によりフレームの前半７
ワード分に対し、加算器２１０の出力Xnを選択
し、フレームの後半７ワードに対し、遅延素子２
３０の出力X7+nを選択すれば、出力端子２５０
にはベースバンド信号Xk（ｋ＝０、１、…、13）
が得られる。
第３図ｈは、出力端子２５０に得られるベース
バンド信号Xkを示したものであり数字はｋに対
応している。
バンド信号Xkを示したものであり数字はｋに対
応している。
次に第２図のメモリ１７０の動作の変形につい
て述べる。ブロツク図は、第２図と同様となるが
メモリ１７０の７個の出力が第３図ｄに示したも
のとは異なる場合について考える。例えば、
RAM１７０−１とRAM１７１−１のペアの出
力のタイミングチヤート第３図ｄ，では、前半
の７ワードD0を出力し後半の７ワードD1を出力
しているが、RAM１７０−１およびRAM１７
１−１の読み出しモードの時のアドレスを変更す
ることにより、D0とD1を交互に出力することも
可能である。この時残りの６組のRAMのペアに
対しても同様の動作が行なわれるものとする。従
つて第３図ｄ，ではD2とD3が交互に、では
D4とD5が交互に、ではD6とD7が交互に、で
はD8とD9が交互に、ではD10とD11が交互に
ではD12とD13が交互に出力されることになる。
この時、加算器１９０の出力のタイミングチヤー
トは第３図ｅとは異なりE0,nとE1,nをペアとする
７組のデータがｍの小さい順に出力される。従つ
て遅延素子２００および２３０は前の場合と異な
り１ワード分の遅延を与えることになる。それ
故、出力端子２５０にはベースバンド信号Xkが
X0，X7，X1，X8，…，X6，X13のような順で出
力されることがわかる。
て述べる。ブロツク図は、第２図と同様となるが
メモリ１７０の７個の出力が第３図ｄに示したも
のとは異なる場合について考える。例えば、
RAM１７０−１とRAM１７１−１のペアの出
力のタイミングチヤート第３図ｄ，では、前半
の７ワードD0を出力し後半の７ワードD1を出力
しているが、RAM１７０−１およびRAM１７
１−１の読み出しモードの時のアドレスを変更す
ることにより、D0とD1を交互に出力することも
可能である。この時残りの６組のRAMのペアに
対しても同様の動作が行なわれるものとする。従
つて第３図ｄ，ではD2とD3が交互に、では
D4とD5が交互に、ではD6とD7が交互に、で
はD8とD9が交互に、ではD10とD11が交互に
ではD12とD13が交互に出力されることになる。
この時、加算器１９０の出力のタイミングチヤー
トは第３図ｅとは異なりE0,nとE1,nをペアとする
７組のデータがｍの小さい順に出力される。従つ
て遅延素子２００および２３０は前の場合と異な
り１ワード分の遅延を与えることになる。それ
故、出力端子２５０にはベースバンド信号Xkが
X0，X7，X1，X8，…，X6，X13のような順で出
力されることがわかる。
以上述べたように、本発明によれば、乗算量の
少ない、従つてハードウエア規模の小さい単側帯
波周波数分割多重信号復調装置を提供できる。
少ない、従つてハードウエア規模の小さい単側帯
波周波数分割多重信号復調装置を提供できる。
第１図は本発明の一実施例を示すブロツク図
で、１０は入力端子、３０（０），３０（１），３
０（２），…，３０（Ｎ−２）および３０（Ｎ−
１）は複素帯域フイルタ、４０は実信号化回路、
４０（１），４０（２），…，４０（Ｎ−２）およ
び４０（Ｎ−１）は減算器、５０はオフセツト離
散フーリエ処理回路、６０（０），６０（１），６
０（２），…，６０（Ｎ−２）および６０（Ｎ−
１）は出力端子である。 第２図は本発明の他の実施例を示すブロツク
図、第３図は第２図を説明するためのタイミング
チヤートである。第２図において、１１０は入力
端子、１２０は複素帯域フイルタ、１３０は遅延
素子、１４０は配列変換メモリ、１４１および１
４２はRAM、１５０はスイツチ、１６０は減算
器、１７０はメモリ、１７０−１，１７０−２，
…，１７０−６，１７０−７はRAM、１７１−
１，１７１−２，…，１７１−６，１７１−７は
RAM、１８１，１８２…，１８６，１８７は乗
算器、１９０は加算器、２００および２３０は遅
延素子、２１０および２２０はそれぞれ加算器お
よび減算器、２４０は選択回路、２５０は出力端
子である。
で、１０は入力端子、３０（０），３０（１），３
０（２），…，３０（Ｎ−２）および３０（Ｎ−
１）は複素帯域フイルタ、４０は実信号化回路、
４０（１），４０（２），…，４０（Ｎ−２）およ
び４０（Ｎ−１）は減算器、５０はオフセツト離
散フーリエ処理回路、６０（０），６０（１），６
０（２），…，６０（Ｎ−２）および６０（Ｎ−
１）は出力端子である。 第２図は本発明の他の実施例を示すブロツク
図、第３図は第２図を説明するためのタイミング
チヤートである。第２図において、１１０は入力
端子、１２０は複素帯域フイルタ、１３０は遅延
素子、１４０は配列変換メモリ、１４１および１
４２はRAM、１５０はスイツチ、１６０は減算
器、１７０はメモリ、１７０−１，１７０−２，
…，１７０−６，１７０−７はRAM、１７１−
１，１７１−２，…，１７１−６，１７１−７は
RAM、１８１，１８２…，１８６，１８７は乗
算器、１９０は加算器、２００および２３０は遅
延素子、２１０および２２０はそれぞれ加算器お
よび減算器、２４０は選択回路、２５０は出力端
子である。
Claims (1)
- １ Ｎ個の複素デイジタルフイルタの集合
｛Hi｝：（ｉ＝０、１、２、…、Ｎ−１）で構成さ
れるポリフエーズ回路網とオフセツト離散フーリ
エ処理回路によりＮチヤンネル単側帯波周波数分
割多重信号をＮチヤンネルベースバンド信号に復
調する際に、第ｉ番（ｉ＝１、２、…、Ｎ−１）
目の複素デイジタルフイルタHiの実数部出力と
第（Ｎ−ｉ）番目の複素デイジタルフイルタHN-i
の虚数部出力を入力とする（Ｎ−１）個の減算器
から構成され、第０番目の複素デイジタルフイル
タHpの出力を第０の出力とし、前記（Ｎ−１）
個の減算器出力を第１〜第（Ｎ−１）の出力とす
る実信号化回路を設け、前記オフセツト離散フー
リエ処理回路に前記実信号化回路のＮ個の実信号
出力を入力するように構成したことを特徴とする
単側帯波周波数分割多重信号復調装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1665479A JPS55109050A (en) | 1979-02-14 | 1979-02-14 | Demodulator for single side band frequency division multiple signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1665479A JPS55109050A (en) | 1979-02-14 | 1979-02-14 | Demodulator for single side band frequency division multiple signal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55109050A JPS55109050A (en) | 1980-08-21 |
| JPS6322099B2 true JPS6322099B2 (ja) | 1988-05-10 |
Family
ID=11922322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1665479A Granted JPS55109050A (en) | 1979-02-14 | 1979-02-14 | Demodulator for single side band frequency division multiple signal |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55109050A (ja) |
-
1979
- 1979-02-14 JP JP1665479A patent/JPS55109050A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55109050A (en) | 1980-08-21 |
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