JPS6255944A - Ｅｐｒｏｍの製造方法 - Google Patents
Ｅｐｒｏｍの製造方法Info
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- JPS6255944A JPS6255944A JP19655185A JP19655185A JPS6255944A JP S6255944 A JPS6255944 A JP S6255944A JP 19655185 A JP19655185 A JP 19655185A JP 19655185 A JP19655185 A JP 19655185A JP S6255944 A JPS6255944 A JP S6255944A
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- electrodes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は少なくともＥ Ｐ ＲＯＭ （Ｅｒａｓａｂｌ
ｅ ａｎｄｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍ
ｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）部が
形成された半導体チップに関する。
ｅ ａｎｄｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍ
ｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）部が
形成された半導体チップに関する。
一般のＥＦＲＯＭは消去用の窓を存するセラミックパッ
ケージに封止されているが、将来は窓のないプランジャ
パッケージに封止されたＯＴＰＲＯＭ （Ｏｎｅ Ｔｉ
ｍｅ ＰＲＯＭ ： １回書込用ＥＰＲＯＭ）の需要
が増すと予測されている。このＯＴＰＲＯＭの場合はパ
ンケージ封止後にメモリーとしてのスクリーニング（記
憶保持特性等の良否選別）は行なえない（何故なら消去
できない）為、ウェハー状態でスクリーニングを行なう
必要がある。
ケージに封止されているが、将来は窓のないプランジャ
パッケージに封止されたＯＴＰＲＯＭ （Ｏｎｅ Ｔｉ
ｍｅ ＰＲＯＭ ： １回書込用ＥＰＲＯＭ）の需要
が増すと予測されている。このＯＴＰＲＯＭの場合はパ
ンケージ封止後にメモリーとしてのスクリーニング（記
憶保持特性等の良否選別）は行なえない（何故なら消去
できない）為、ウェハー状態でスクリーニングを行なう
必要がある。
さらに、近年、半導体チップの耐湿性の向上を目的とし
、半導体チップの表面保護膜としてプラズマ窒化膜が用
いられる傾向にあり、この場合ブラズマ窒化膜が紫外線
を透過しない特徴を有する為、プラズマ窒化膜形成後に
紫外線を照射してもＥＰＲＯＭに書込まれたデータが消
去できない結果となる。
、半導体チップの表面保護膜としてプラズマ窒化膜が用
いられる傾向にあり、この場合ブラズマ窒化膜が紫外線
を透過しない特徴を有する為、プラズマ窒化膜形成後に
紫外線を照射してもＥＰＲＯＭに書込まれたデータが消
去できない結果となる。
従って、表面保護膜にプラズマ窒化膜を用いたＥＦＲＯ
Ｍに於いてはスクリーニング試験はプラズマ窒化膜形成
以前に行わねばならず、即ちウェハ一工程の途中でスク
リーニング試験を行なうことになる。従来はウェハ一工
程完了後に、ウェハー状態でチップの良否を判定する試
験を行い、不良品に対してはチップの表面保護膜上にイ
ンキングしたり傷をつける等で識別してきたが、ウェハ
一工程の途中（表面保護膜形成前）にこれを行なうこと
は品質上好ましくない。従って表面保護膜形成以前に行
なうウェハー状態でのスクリーニング試験の結果、良品
、不良品の位置を記憶する為の別の手段が必要となる。
Ｍに於いてはスクリーニング試験はプラズマ窒化膜形成
以前に行わねばならず、即ちウェハ一工程の途中でスク
リーニング試験を行なうことになる。従来はウェハ一工
程完了後に、ウェハー状態でチップの良否を判定する試
験を行い、不良品に対してはチップの表面保護膜上にイ
ンキングしたり傷をつける等で識別してきたが、ウェハ
一工程の途中（表面保護膜形成前）にこれを行なうこと
は品質上好ましくない。従って表面保護膜形成以前に行
なうウェハー状態でのスクリーニング試験の結果、良品
、不良品の位置を記憶する為の別の手段が必要となる。
本発明の目的は、上記点に鑑み、ウェハー上に存在する
多数のチップの機能の良否を記憶する為の容易かつ安価
な半導体チップを提供することにある。
多数のチップの機能の良否を記憶する為の容易かつ安価
な半導体チップを提供することにある。
そのため本発明では、少なくとも一部にＥＰＲＯＭが形
成された半導体チップにおいて、このチップ内に形成さ
れる複数の回路素子及び配線と同一の手段で形成される
溶断可能なヒユーズ手段を、前記半導体チップと外部リ
ードとを接続する為に趨 設けられた少なくとも１つ以上の電線又は、外部リード
とは接続されない少なくとも１つ以上のダミー電極と接
続し、前記電極からの給電により前記ヒユーズ手段を溶
断せしめることが可能となるよう構成したことを特徴と
する。
成された半導体チップにおいて、このチップ内に形成さ
れる複数の回路素子及び配線と同一の手段で形成される
溶断可能なヒユーズ手段を、前記半導体チップと外部リ
ードとを接続する為に趨 設けられた少なくとも１つ以上の電線又は、外部リード
とは接続されない少なくとも１つ以上のダミー電極と接
続し、前記電極からの給電により前記ヒユーズ手段を溶
断せしめることが可能となるよう構成したことを特徴と
する。
そして本発明によれば、少なくとも一部にＥＰＲＯＭが
形成された半導体チップ上に複数の回路素子、配線と同
一の手段で形成されるヒユーズ手段を設け、このヒユー
ズ手段の両端子に外部からのプロービングが可能な電極
を接続設置した半導体チップを予め準備し、この半導体
チップの機能テストの結果、不良品（又は良品）の場合
には前記ヒユーズ手段の両端電極間に過電流を流しヒユ
ーズ手段を溶断せしめる。ウェハー上の全てのチップに
対しこれを行い、その結果不良品（又は良品）はヒユー
ズ手段が溶断されており、前記電極間に流れる電流は零
となる。即ちヒユーズ手段の溶断の有無は、前記電極間
に流れる電流の有無で検知でき、これによってそのヒユ
ーズ手段が形成された半導体チップが良品か不良品かを
識別できるように構成したことを特徴とする。゛〔実施
例〕 以下、本発明の一実施例について説明する。第１図は半
導体チップを上（素子が形成されている側）から見た図
で、１〜１２は外部端子（リードフレームの各外部引出
用リード）と結線する為のポンディングパッド（外部取
出電極）、１３及び１５はウェハー状態でのテスト時に
のみ利用され外部端子とは結線されないダミーパッド（
ダミー電極）、１４は前記ダミーパッド１３及び１５の
間に接続される抵抗値をもつ抵抗体で、ダミーパッド１
３−１５間に大電流を流すことで簡単に溶断（又は溶損
）できるような例えば半導体チップの絶縁膜上にＡ１配
線にて形成される抵抗体であり、この抵抗体１４はヒユ
ーズなどの如き溶損可能な記憶手段を構成している。
形成された半導体チップ上に複数の回路素子、配線と同
一の手段で形成されるヒユーズ手段を設け、このヒユー
ズ手段の両端子に外部からのプロービングが可能な電極
を接続設置した半導体チップを予め準備し、この半導体
チップの機能テストの結果、不良品（又は良品）の場合
には前記ヒユーズ手段の両端電極間に過電流を流しヒユ
ーズ手段を溶断せしめる。ウェハー上の全てのチップに
対しこれを行い、その結果不良品（又は良品）はヒユー
ズ手段が溶断されており、前記電極間に流れる電流は零
となる。即ちヒユーズ手段の溶断の有無は、前記電極間
に流れる電流の有無で検知でき、これによってそのヒユ
ーズ手段が形成された半導体チップが良品か不良品かを
識別できるように構成したことを特徴とする。゛〔実施
例〕 以下、本発明の一実施例について説明する。第１図は半
導体チップを上（素子が形成されている側）から見た図
で、１〜１２は外部端子（リードフレームの各外部引出
用リード）と結線する為のポンディングパッド（外部取
出電極）、１３及び１５はウェハー状態でのテスト時に
のみ利用され外部端子とは結線されないダミーパッド（
ダミー電極）、１４は前記ダミーパッド１３及び１５の
間に接続される抵抗値をもつ抵抗体で、ダミーパッド１
３−１５間に大電流を流すことで簡単に溶断（又は溶損
）できるような例えば半導体チップの絶縁膜上にＡ１配
線にて形成される抵抗体であり、この抵抗体１４はヒユ
ーズなどの如き溶損可能な記憶手段を構成している。
この記憶手段の作動（利用法）は、ヒユーズが切れてい
るか否か（ダミーパッド１３−１５間に電流が流れない
か流れるか）をそのチップの良否認識の手段とすること
である。
るか否か（ダミーパッド１３−１５間に電流が流れない
か流れるか）をそのチップの良否認識の手段とすること
である。
次に第２図において上記記憶手段の利用例を説明する。
第２図はＥＰＲＯＭ部の検査行程の一例でウェハー状態
で電荷保持特性のスクリーニングまで行なおうとする場
合を示す。ウェハーでの機能テスト（ステップ１ｏｔ）
の後、不良品チップについては前記抵抗体１４からなる
記憶手段を溶断（つまりダミーパッド１３−１５間に大
電流を流す）しておく （ステップ１０２）。また、良
品チップについては所定のデータ書込みを行なう（ステ
ップ１０３）、その後スクリーニング（ステップ１０４
）を行ない、さらにスクリーニング後のテストに移る。
で電荷保持特性のスクリーニングまで行なおうとする場
合を示す。ウェハーでの機能テスト（ステップ１ｏｔ）
の後、不良品チップについては前記抵抗体１４からなる
記憶手段を溶断（つまりダミーパッド１３−１５間に大
電流を流す）しておく （ステップ１０２）。また、良
品チップについては所定のデータ書込みを行なう（ステ
ップ１０３）、その後スクリーニング（ステップ１０４
）を行ない、さらにスクリーニング後のテストに移る。
このテスト（ステップ１０７）に際し、その前にダミー
パッド１３−１５間の電流を測定（ステップ１０５）Ｌ
流れなければ、その後のテスト（ステップ１０７）は行
わない。流れればテスト（ステップ１０７）して良否を
判定する。流れないもの及び前記テスト（ステップ１０
７）で不良となったチップは例えば着色（インキング、
ステップ１０６）Ｌ、良否が認識できるようにする。
パッド１３−１５間の電流を測定（ステップ１０５）Ｌ
流れなければ、その後のテスト（ステップ１０７）は行
わない。流れればテスト（ステップ１０７）して良否を
判定する。流れないもの及び前記テスト（ステップ１０
７）で不良となったチップは例えば着色（インキング、
ステップ１０６）Ｌ、良否が認識できるようにする。
この方法によればステップ１０１〜１０８に至るウェハ
ー検査工程に於いてウェハー上にランダムに存在する良
品チップの位置を容易に認識することが可能で、ウェハ
ー１枚当りの試験時間の短縮ができ、又チップ表面に傷
をつけてパターン認識する方法やテスターのメモリーに
良品位置を記憶させる従来方法に比べはるかに低コスト
で実現できる。
ー検査工程に於いてウェハー上にランダムに存在する良
品チップの位置を容易に認識することが可能で、ウェハ
ー１枚当りの試験時間の短縮ができ、又チップ表面に傷
をつけてパターン認識する方法やテスターのメモリーに
良品位置を記憶させる従来方法に比べはるかに低コスト
で実現できる。
以上の方法は、半導体チップの最終保護膜としてプラズ
マ窒化膜を用いたＥＰＲＯＭの場合により大きな効果を
もたらす。前記したプラズマ窒化膜は、近年半導体チッ
プの耐湿性向上に効果を認められており、表面保護膜と
して採用される傾向にある。しかしながら、前記プラズ
マ窒化膜は紫外線を透過しない特徴を有しており、ＥＰ
ＲＯＭの表面保護膜としては用い得ない。何故ならばＥ
ＦＲＯＭの特徴である紫外線照射によるデータの消去が
できなくなる為である。逆に、紫外線照射によるデータ
の消去という機能が不要な場合には前記プラズマ窒化膜
はを効な表面保護膜となる。
マ窒化膜を用いたＥＰＲＯＭの場合により大きな効果を
もたらす。前記したプラズマ窒化膜は、近年半導体チッ
プの耐湿性向上に効果を認められており、表面保護膜と
して採用される傾向にある。しかしながら、前記プラズ
マ窒化膜は紫外線を透過しない特徴を有しており、ＥＰ
ＲＯＭの表面保護膜としては用い得ない。何故ならばＥ
ＦＲＯＭの特徴である紫外線照射によるデータの消去が
できなくなる為である。逆に、紫外線照射によるデータ
の消去という機能が不要な場合には前記プラズマ窒化膜
はを効な表面保護膜となる。
このような消去機能が不要な半導体メモリーの例として
、前述のＯＴＰＲＯＭ （ＥＰＲＯＭを紫外線照射用の
窓がないプラスチックパッケージに封入し、プログラマ
ブルＲＯＭとして提供される半導体装置）がある。以下
のＯＴＰＲＯＭはＦＲＯＭ （ＰｒｏｇｒａＩｌｌａｂ
ｌｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）と称する。
、前述のＯＴＰＲＯＭ （ＥＰＲＯＭを紫外線照射用の
窓がないプラスチックパッケージに封入し、プログラマ
ブルＲＯＭとして提供される半導体装置）がある。以下
のＯＴＰＲＯＭはＦＲＯＭ （ＰｒｏｇｒａＩｌｌａｂ
ｌｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）と称する。
このＦＲＯＭの場合ユーザーは１回だけプログラム（書
込み）が可能であり、その為に、製造された時点では全
てのメモリーセルが消去状態でなくてはならない。この
為製造時に全てのメモリーセルを消去状態にする工程が
必要であり、即ちこの工程は、前記した理由により表面
保護膜であるプラズマ窒化膜が形成されない前の状態で
行なうことが必要となる。同様の理由によりＥＰＲＯＭ
メモリーセルに対する機能試験（例えば書込機能、デー
タ保持機能の試験）もプラズマ窒化膜形成工程以前に行
なうことが必須となる。
込み）が可能であり、その為に、製造された時点では全
てのメモリーセルが消去状態でなくてはならない。この
為製造時に全てのメモリーセルを消去状態にする工程が
必要であり、即ちこの工程は、前記した理由により表面
保護膜であるプラズマ窒化膜が形成されない前の状態で
行なうことが必要となる。同様の理由によりＥＰＲＯＭ
メモリーセルに対する機能試験（例えば書込機能、デー
タ保持機能の試験）もプラズマ窒化膜形成工程以前に行
なうことが必須となる。
ここで従来と異なるのは、従来のウェハ一工程が全て完
了した後で、ウェハー上の各チップのテストを行い、不
良品に対しインキングを行って識別してきたのに対し、
ウェハ一工程（第１のウェハ一工程と称す）の途中で一
部の試験（第１の試験と称す）を実施し、良品の位置を
記憶した後で残りのウェハ一工程（第２のウェハ一工程
と称す）を行い、全て完了した後再び試験（第２の試験
と称す）を実施し、第１の試験での良品の中から最終的
な良品を選び出すことが必要となる点である。
了した後で、ウェハー上の各チップのテストを行い、不
良品に対しインキングを行って識別してきたのに対し、
ウェハ一工程（第１のウェハ一工程と称す）の途中で一
部の試験（第１の試験と称す）を実施し、良品の位置を
記憶した後で残りのウェハ一工程（第２のウェハ一工程
と称す）を行い、全て完了した後再び試験（第２の試験
と称す）を実施し、第１の試験での良品の中から最終的
な良品を選び出すことが必要となる点である。
その為、第１の試験結果に応じてチップの機能良否を記
憶する手段が要求され、前記した構成のヒユーズ手段が
安価で簡単な手段として利用できる。
憶する手段が要求され、前記した構成のヒユーズ手段が
安価で簡単な手段として利用できる。
以上まとめて第３図に第２の実施例として示す。
第３図は表面保護膜としてプラズマ窒化膜を用いたＥＰ
ＲＯＭにおけるウェハー製造から組付に至る工程の一例
である。まず第１のウェハ一工程で表面保護膜形成工程
を除く全ての工程を完了しくステップ３０１）、ウェハ
ーでの試験が可能な状態とする。ここで第１の機能試験
としてＥＰＲＯＭのメモリーセルの電荷保持機能をテス
トする。
ＲＯＭにおけるウェハー製造から組付に至る工程の一例
である。まず第１のウェハ一工程で表面保護膜形成工程
を除く全ての工程を完了しくステップ３０１）、ウェハ
ーでの試験が可能な状態とする。ここで第１の機能試験
としてＥＰＲＯＭのメモリーセルの電荷保持機能をテス
トする。
まず、ファンクションテストを行い（ステップ３０２）
、良品ならばＥＰＲＯＭへデータを書込む（ステップ３
０３）。又不良品ならばヒユーズを溶断する。（ステッ
プ３０６）その後スクリーニング（ステップ３０４）に
移り、例えば高温放置又は高温通電する。その後ステッ
プ３０３で書込んだデータがそのまま記憶されているか
をテスト（ステップ３０５）Ｌ、例えばＮＧ（不良）の
場合に前記ヒユーズ１４を溶断しておく （ステップ３
０６Ａ）。その後ウェハーに紫外線を照射しくステップ
３０７） 、ＥＰＲＯＭメモリーセルのデータを全て消
去状態とし、第２のウニハーニ程、即ち表面保護膜（プ
ラズマ窒化膜）の形成工程を行なう （ステップ３０８
）。
、良品ならばＥＰＲＯＭへデータを書込む（ステップ３
０３）。又不良品ならばヒユーズを溶断する。（ステッ
プ３０６）その後スクリーニング（ステップ３０４）に
移り、例えば高温放置又は高温通電する。その後ステッ
プ３０３で書込んだデータがそのまま記憶されているか
をテスト（ステップ３０５）Ｌ、例えばＮＧ（不良）の
場合に前記ヒユーズ１４を溶断しておく （ステップ３
０６Ａ）。その後ウェハーに紫外線を照射しくステップ
３０７） 、ＥＰＲＯＭメモリーセルのデータを全て消
去状態とし、第２のウニハーニ程、即ち表面保護膜（プ
ラズマ窒化膜）の形成工程を行なう （ステップ３０８
）。
これ以後ＥＰＲＯＭは紫外線照射による消去は不能とな
りチップはＰＲＯＭ相当となる。その後第２の機能試験
により最終的な良品チップの選定に移るが、まず前記ヒ
ユーズ１４の接続状態を検査しくステップ３０９）、電
流が流れなければそのチップはＮＧ（不良）と判定しイ
ンキング（ステップ３１１）する。電流が流れれば、そ
のチップはＧＯＯＤ （良）と判定し、機能テスト工程
（ステップ３１０）に移る。その結果ＮＧならばインキ
ング（ステップ３１１）Ｌ、ＧＯＯＤならばインキング
は行わない。この時点でウェハー状態での良品判別は完
了し、次工程の組付工程（ステップ３１２）へ移る。以
上の方法によれば、ウニハーニ程の途中でテストを実施
する場合でも、容易にウェハー上の良品チップの位置が
識別可能となる。
りチップはＰＲＯＭ相当となる。その後第２の機能試験
により最終的な良品チップの選定に移るが、まず前記ヒ
ユーズ１４の接続状態を検査しくステップ３０９）、電
流が流れなければそのチップはＮＧ（不良）と判定しイ
ンキング（ステップ３１１）する。電流が流れれば、そ
のチップはＧＯＯＤ （良）と判定し、機能テスト工程
（ステップ３１０）に移る。その結果ＮＧならばインキ
ング（ステップ３１１）Ｌ、ＧＯＯＤならばインキング
は行わない。この時点でウェハー状態での良品判別は完
了し、次工程の組付工程（ステップ３１２）へ移る。以
上の方法によれば、ウニハーニ程の途中でテストを実施
する場合でも、容易にウェハー上の良品チップの位置が
識別可能となる。
なお、上記実施例では溶接可能な記憶手段としてヒユー
ズの如き抵抗体１４を形成したが、この抵抗体１４の構
成例としては第４図の如く、配線幅の一部を狭く （狭
部４０１）構成し、電流路を狭くすることにより過電流
が印加された時に電流密度が大きくなりエレクトロマイ
グレーションにより切断又は発熱により溶断するヒユー
ズの如き構成とする。又抵抗体４０２、パッド（電極）
４０３の導体材料は半導体チップの配線を形成する導体
材料と同一のＡｌ又はＡｌ−３ｉ、又はＰ。
ズの如き抵抗体１４を形成したが、この抵抗体１４の構
成例としては第４図の如く、配線幅の一部を狭く （狭
部４０１）構成し、電流路を狭くすることにより過電流
が印加された時に電流密度が大きくなりエレクトロマイ
グレーションにより切断又は発熱により溶断するヒユー
ズの如き構成とする。又抵抗体４０２、パッド（電極）
４０３の導体材料は半導体チップの配線を形成する導体
材料と同一のＡｌ又はＡｌ−３ｉ、又はＰ。
１ｙＳｉ等で形成し、半導体チップ上の回路素子、配線
の形成工程と同時に形成するものとする。
の形成工程と同時に形成するものとする。
また、他の構成例として、ダイオードで構成し、ダイオ
ードのジャンクション破壊（電流を流してＰＮ接合を破
壊し電流特性を変えるもの）を利用するようにしても良
い。
ードのジャンクション破壊（電流を流してＰＮ接合を破
壊し電流特性を変えるもの）を利用するようにしても良
い。
また、ダミーパッドを１個とし、このパッドに所定電源
（Ｖｓｓ）用パッド（又はライン）間にダイオードを形
成するように構成しても良い。
（Ｖｓｓ）用パッド（又はライン）間にダイオードを形
成するように構成しても良い。
さらに、ダミーパッドを用いず高入力インピーダンス（
例えばＭＯ３入力端子）の入力端子間に前記ヒユーズ又
はダイオードを構成してもよい。
例えばＭＯ３入力端子）の入力端子間に前記ヒユーズ又
はダイオードを構成してもよい。
この場合は前記実施例のステップ３０６においてヒユー
ズを溶断するのは試験結果がＧｏｏＤ（つまり良品チッ
プ）の時となる。
ズを溶断するのは試験結果がＧｏｏＤ（つまり良品チッ
プ）の時となる。
以上の如く、本発明によれば、半導体ウェハー上に存在
する多数の半導体チップの機能の良否が容易にかつ安価
に記憶可能となる。
する多数の半導体チップの機能の良否が容易にかつ安価
に記憶可能となる。
第１図は本発明の一実施例となる半導体チップの模式図
、第２．３図はこの半導体チップを用いたチップ検査工
程を示すフローチャート、第４図は抵抗体からなるヒユ
ーズ手段の構造を示す図である。 １〜１２・・・ポンディングパッド（外部取出電極）。 １３．１５・・・ダミーパッド（ダミー電極）、１４・
・・ヒユーズ手段をなす抵抗体。 代理人弁理士 岡 部 隆 第１図 第２図 第３図 第４図
、第２．３図はこの半導体チップを用いたチップ検査工
程を示すフローチャート、第４図は抵抗体からなるヒユ
ーズ手段の構造を示す図である。 １〜１２・・・ポンディングパッド（外部取出電極）。 １３．１５・・・ダミーパッド（ダミー電極）、１４・
・・ヒユーズ手段をなす抵抗体。 代理人弁理士 岡 部 隆 第１図 第２図 第３図 第４図
Claims (2)
- （１）少なくとも一部にＥＰＲＯＭが形成された半導体
チップにおいて、このチップ内に形成される複数の回路
素子及び配線と同一の手段で形成される溶断可能なヒュ
ーズ手段を、前記半導体チップと外部リードとを接続す
る為に設けられた少なくとも１つ以上の電極又は、外部
リードとは接続されない少なくとも１つ以上のダミー電
極と接続し、前記電極からの給電により前記ヒューズ手
段を溶断せしめることが可能となるよう構成したことを
特徴とする半導体チップ。 - （２）少なくともＥＰＲＯＭが形成された半導体チップ
において、表面保護膜としてプラズマ窒化膜を用いたこ
とを特徴とする特許請求の範囲第１項記載の半導体チッ
プ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19655185A JPS6255944A (ja) | 1985-09-05 | 1985-09-05 | Ｅｐｒｏｍの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19655185A JPS6255944A (ja) | 1985-09-05 | 1985-09-05 | Ｅｐｒｏｍの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6255944A true JPS6255944A (ja) | 1987-03-11 |
| JPH0548625B2 JPH0548625B2 (ja) | 1993-07-22 |
Family
ID=16359616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19655185A Granted JPS6255944A (ja) | 1985-09-05 | 1985-09-05 | Ｅｐｒｏｍの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6255944A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6030451A (ja) * | 1983-07-29 | 1985-02-16 | Hino Motors Ltd | エンジンの断熱装置 |
| JPS60184949A (ja) * | 1984-03-05 | 1985-09-20 | Isuzu Motors Ltd | 内面を断熱材で被覆した内燃機関の排気ポ−ト |
| JPS63174551U (ja) * | 1987-04-27 | 1988-11-11 | ||
| WO2007102257A1 (ja) * | 2006-03-06 | 2007-09-13 | Matsushita Electric Industrial Co., Ltd. | 半導体装置、及び半導体装置の検査方法 |
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|---|---|---|---|---|
| JPS55102246A (en) * | 1979-01-29 | 1980-08-05 | Mitsubishi Electric Corp | Method for indicating defective semiconductor chip |
| JPS55107241A (en) * | 1979-02-09 | 1980-08-16 | Nec Corp | Manufacture of semiconductor device |
-
1985
- 1985-09-05 JP JP19655185A patent/JPS6255944A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0548625B2 (ja) | 1993-07-22 |
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