JPS6256018A - 相補型半導体集積回路 - Google Patents
相補型半導体集積回路Info
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- JPS6256018A JPS6256018A JP61171592A JP17159286A JPS6256018A JP S6256018 A JPS6256018 A JP S6256018A JP 61171592 A JP61171592 A JP 61171592A JP 17159286 A JP17159286 A JP 17159286A JP S6256018 A JPS6256018 A JP S6256018A
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- signal
- complementary
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- inverter
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、相補型の絶縁ゲート電界効果トランジスタ
（以下ＭＩＳＦＥＴと称する）で構成されたレベル変換
回路を備えた相補型半導体集積回路に関する。
（以下ＭＩＳＦＥＴと称する）で構成されたレベル変換
回路を備えた相補型半導体集積回路に関する。
相補型ＭＩＳＦＥＴで構成された論理回路は、その動作
電流が実質的に信号変化の過渡期間だけにしか流れない
ので、低消費電力特性を示す。上記の動作電流は、電源
電圧を低下させることにより更に減少させることができ
る。
電流が実質的に信号変化の過渡期間だけにしか流れない
ので、低消費電力特性を示す。上記の動作電流は、電源
電圧を低下させることにより更に減少させることができ
る。
そのため、例えば液晶表示装置を含む電子式卓上計算機
で使用する半導体集積回路において、全体の消費電力を
更に小さくするために、一方において加算、減算などの
各糧の論理演算を行なう相補型論理回路な比較的低電圧
で動作させ、他方において上記の液晶表示装置を駆動す
る相補型論理回路を、上記液晶表示装置が必要とするレ
ベルの信号を発生するよう、比較的高電圧で動作させる
ことができる。
で使用する半導体集積回路において、全体の消費電力を
更に小さくするために、一方において加算、減算などの
各糧の論理演算を行なう相補型論理回路な比較的低電圧
で動作させ、他方において上記の液晶表示装置を駆動す
る相補型論理回路を、上記液晶表示装置が必要とするレ
ベルの信号を発生するよう、比較的高電圧で動作させる
ことができる。
しかしながら、上記のようにした場合、高電圧の相補型
論理回路が、電源電圧に対応したレベル振幅の入力信号
を必要とするので、低電圧の相補型論理回路によって高
電圧の相補型論理回路を駆動するための適当なレベル変
換回路が必要になってくる。
論理回路が、電源電圧に対応したレベル振幅の入力信号
を必要とするので、低電圧の相補型論理回路によって高
電圧の相補型論理回路を駆動するための適当なレベル変
換回路が必要になってくる。
従って、この発明の目的は、相補型論理回路に適するレ
ベル変換回路を提供することにある。
ベル変換回路を提供することにある。
この発明の他の目的は、半導体集積回路における占有面
積が小さく、しかも低消費電力のレベル変換回路を提供
することにある。
積が小さく、しかも低消費電力のレベル変換回路を提供
することにある。
この発明の他の目的は使用するＭＩ ５ＦＥＴの数の少
ないレベル変換回路を提供することにある。
ないレベル変換回路を提供することにある。
この発明の更に他の目的は、以下の説明及び図面から明
らかとなるであろう。
らかとなるであろう。
この発明に従うと、相補型ダイナミックインバータ回路
がレベル変換回路として使用される。
がレベル変換回路として使用される。
以下、この発明を実施例に基づいて詳細に説明する。
第１図は、この発明の実施例の回路を示している。同図
において、Ｑ、はエンハンスメントモードのｎチャンネ
ル型ＭＩＳＦＥＴであり、そのソース及び基体ゲートが
−４，５ボルトのような高電源電圧ＶＣＣを受ける電源
線Ｎ、に接続され、ゲートがグロック信号線Ｎ、に接続
され、ドレインが出力線Ｎ４に接続されている。
において、Ｑ、はエンハンスメントモードのｎチャンネ
ル型ＭＩＳＦＥＴであり、そのソース及び基体ゲートが
−４，５ボルトのような高電源電圧ＶＣＣを受ける電源
線Ｎ、に接続され、ゲートがグロック信号線Ｎ、に接続
され、ドレインが出力線Ｎ４に接続されている。
Ｑｔ及びＱ、はエンハンスメントモードのｐ・チャンネ
ル型ＭＩ ５ＦＥＴであり、その内ＭＩ ５ＦＥＴＱ！
は、そのドレインが上記出力線Ｎ、に接続され、ゲート
が入力線Ｎ、に接続され、基体ゲニトが回路の接地点Ｅ
に接続されている。上記ＭＩＳＦＥＴＱ、は、そのドレ
インが上記ＭＩ ５ＦＥＴＱ！のソースに接続され、ゲ
ートが上記クロック信号線Ｎ、に接続され、ソース及び
基体ゲートが上記接地点Ｅに接続されている。
ル型ＭＩ ５ＦＥＴであり、その内ＭＩ ５ＦＥＴＱ！
は、そのドレインが上記出力線Ｎ、に接続され、ゲート
が入力線Ｎ、に接続され、基体ゲニトが回路の接地点Ｅ
に接続されている。上記ＭＩＳＦＥＴＱ、は、そのドレ
インが上記ＭＩ ５ＦＥＴＱ！のソースに接続され、ゲ
ートが上記クロック信号線Ｎ、に接続され、ソース及び
基体ゲートが上記接地点Ｅに接続されている。
上記出力線Ｎ４には、電源電圧ＶＧＧを受ける相補型ス
タティックインバータ回路ＩＶの入力端子が接続される
。上記インバータ回路ＩＶは、第４図１ａｌの記号に対
応付けて同図ｔｂｌに示したように、エンハンスメント
モードのｎチャンネルＷＭＩＳＦＥＴＱ、とｐチャンネ
ル型ＭＩＳＦＥＴＱ９ とから構成される。
タティックインバータ回路ＩＶの入力端子が接続される
。上記インバータ回路ＩＶは、第４図１ａｌの記号に対
応付けて同図ｔｂｌに示したように、エンハンスメント
モードのｎチャンネルＷＭＩＳＦＥＴＱ、とｐチャンネ
ル型ＭＩＳＦＥＴＱ９ とから構成される。
入力線Ｎ、には、−１，５ボルトのような低電源電圧■
ＤＤを受ける相補型回路、例えば相補型スタティックイ
ンバータ回路（図示しない）から入力信号が供給される
。
ＤＤを受ける相補型回路、例えば相補型スタティックイ
ンバータ回路（図示しない）から入力信号が供給される
。
クロック信号線Ｎ、には、一方のレベルがはｙＯボルト
であり、他方のレベルがはｙ上記ＭＩＳＦＥＴＱＩのソ
ースに加わる高電源電圧”ＧＧに達する大振幅のクロッ
ク信号が供給される。
であり、他方のレベルがはｙ上記ＭＩＳＦＥＴＱＩのソ
ースに加わる高電源電圧”ＧＧに達する大振幅のクロッ
ク信号が供給される。
上記の大振幅のクロック信号は、例えば、低電源電圧に
よって動作させられるクロック信号発生回路（図示しな
い）から出力する信号を受ける第３図のようなレベル変
換回路から供給される。
よって動作させられるクロック信号発生回路（図示しな
い）から出力する信号を受ける第３図のようなレベル変
換回路から供給される。
第３図のレベル変換回路は、ｎチャンネル型ＭＩ Ｓ
Ｆ Ｅ Ｔ Ｑ４ ＋ Ｑｅ 、ｐチャンネル型ＭＩＳ
ＦＥ Ｔ Ｑ ｓ 、Ｑ ？及び相補型インバータ回路
ＩＶ。
Ｆ Ｅ Ｔ Ｑ４ ＋ Ｑｅ 、ｐチャンネル型ＭＩＳ
ＦＥ Ｔ Ｑ ｓ 、Ｑ ？及び相補型インバータ回路
ＩＶ。
から構成されている。上記ＭＩｓＦＥＴＱ、は上記イン
バータ回路Ｉｖｌ及び線Ｎ、を介して入力線Ｎｖに加え
られる信号に対し逆相の信号を受ける。上記ｎチャンネ
ル型ＭＩＳＦＥＴＱ４は、そのゲートにＭＩＳＦＥＴＱ
、とＱ、とが接続された出力線Ｎ６における信号を受け
る。同様にＭＩＳＦＥＴＱ、は、そのゲートにＭＩＳＦ
ＥＴＱ。
バータ回路Ｉｖｌ及び線Ｎ、を介して入力線Ｎｖに加え
られる信号に対し逆相の信号を受ける。上記ｎチャンネ
ル型ＭＩＳＦＥＴＱ４は、そのゲートにＭＩＳＦＥＴＱ
、とＱ、とが接続された出力線Ｎ６における信号を受け
る。同様にＭＩＳＦＥＴＱ、は、そのゲートにＭＩＳＦ
ＥＴＱ。
とＱ、とが接続された出力線Ｎ、における信号を受ける
。
。
この第３図のレベル変換回路は、低電圧系の入力信号Ｉ
Ｎ及びインバータ回路ＩＶ、から出力する他電圧釆の反
転入力信号に応じて出力線Ｎ６に上記入力信号ＩＮと同
相の高電圧系の信号を出力し、出力線Ｎ、に逆相の高電
圧系の信号を出力する。
Ｎ及びインバータ回路ＩＶ、から出力する他電圧釆の反
転入力信号に応じて出力線Ｎ６に上記入力信号ＩＮと同
相の高電圧系の信号を出力し、出力線Ｎ、に逆相の高電
圧系の信号を出力する。
第１図において、電源電圧ＶＣＯ及びＶＤＤは負電圧で
ある。特に制限されないが、これに応じて、信号の高レ
ベルは例えばはｙ接地電位のＯボルトと対応させられ、
低レベルははｇ電源電圧■。。
ある。特に制限されないが、これに応じて、信号の高レ
ベルは例えばはｙ接地電位のＯボルトと対応させられ、
低レベルははｇ電源電圧■。。
もしくはＶＤＤに対応させられる。
ＭＩＳＦＥＴＱ＋は、出力線Ｎ４と接地点Ｅとの間の容
量Ｃに対するプリチャージ手段として使用され、ＭＩＳ
ＦＥＴＱ、は上記容量Ｃに対するディスチャージ手段と
して使用される。
量Ｃに対するプリチャージ手段として使用され、ＭＩＳ
ＦＥＴＱ、は上記容量Ｃに対するディスチャージ手段と
して使用される。
すなわち、クロック信号φがはＸＯボルトの高レベルに
されたとき、ＭＩ ５ＦＥＴＱ＋は、オン状態となり、
上記容量Ｃをは！１″電源電圧ＶＣＣにまで充電させろ
。このときＭＩＳＦＥＴＱｓはオフ状態であり、従って
、ＭＩＳＦＥＴＱ＋ないしＱ。
されたとき、ＭＩ ５ＦＥＴＱ＋は、オン状態となり、
上記容量Ｃをは！１″電源電圧ＶＣＣにまで充電させろ
。このときＭＩＳＦＥＴＱｓはオフ状態であり、従って
、ＭＩＳＦＥＴＱ＋ないしＱ。
に貫通電流経路が構成されることを禁止する。
クロック信号φがは３ｊ？！Ｅ源電圧の低レベルにされ
ると、ＭＩＳＦＥＴＱ、はオフ状態、ＭＩＳＦＥＴＱｓ
はオン状態にされろ。このとき入力信号ＩＮがはｙ接地
電位の高レベルならＭＩＳＦＥＴＱ２はオフ状態である
。このとき容量Ｃに対し放電経路が形成されず、したが
って上記出力線Ｎ４の電位は、上記容量Ｃによってはｇ
電源電圧ＶＧＧに維持される。逆に入力信号ＩＮがはｘ
ｉ源電圧ＶＤＤの低レベルなＩ−＋ＭＩＳＦＥＴＱ、が
オン状態となり、上記容量Ｃの充電々荷が放電させられ
る。
ると、ＭＩＳＦＥＴＱ、はオフ状態、ＭＩＳＦＥＴＱｓ
はオン状態にされろ。このとき入力信号ＩＮがはｙ接地
電位の高レベルならＭＩＳＦＥＴＱ２はオフ状態である
。このとき容量Ｃに対し放電経路が形成されず、したが
って上記出力線Ｎ４の電位は、上記容量Ｃによってはｇ
電源電圧ＶＧＧに維持される。逆に入力信号ＩＮがはｘ
ｉ源電圧ＶＤＤの低レベルなＩ−＋ＭＩＳＦＥＴＱ、が
オン状態となり、上記容量Ｃの充電々荷が放電させられ
る。
その結果、出力線Ｎ４の電位ははｙ接地電位の高レベル
にされる。
にされる。
すなわち、低電圧系の入力信号ＩＮに対し、出力線Ｎ４
に高電圧系の出力信号が出力する。上記出力線Ｎ４にお
ける信号の反転信号が高電圧系の相補型スタティックイ
ンバータ回路Ｉ Ｖから出力する。
に高電圧系の出力信号が出力する。上記出力線Ｎ４にお
ける信号の反転信号が高電圧系の相補型スタティックイ
ンバータ回路Ｉ Ｖから出力する。
第１図のレベル変換回路においては、その出力信号レベ
ルは、ＭＩＳＦＥＴＱ＋ないしＱ、のコンダクタンス特
性に影響されない。
ルは、ＭＩＳＦＥＴＱ＋ないしＱ、のコンダクタンス特
性に影響されない。
前記第３図のレベル変換回路においては、を原線Ｎ、と
接地点との間に直列接続されたＭＩＳＦＥＴＱ、とＱ、
とのコンダクタンス比によって出力線Ｎ、の信号レベル
が決まり、同様にＭＩＳＦＥＴＱ、とＱ、とのコンダク
タンス比によって出力線Ｎ、の信号レベルが決まるので
、上記低電圧系の入力信号に対し充分なレベル振幅の信
号を出力させるために、ＭＩ ５ＦＥＴＱ＝ 、Ｑｓ
のコンダクタンスをそれぞれＭ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ４ 、Ｑｅに対し大きくさせる必要がある。そのため
、半導体集積回路において、比較的大きい占有面積を必
要とする。また上記の大きい占有面積により回路の浮遊
容量が大きくなることに応じて充放電の電荷量が増加す
るので、比較的に消費を力が大きい。
接地点との間に直列接続されたＭＩＳＦＥＴＱ、とＱ、
とのコンダクタンス比によって出力線Ｎ、の信号レベル
が決まり、同様にＭＩＳＦＥＴＱ、とＱ、とのコンダク
タンス比によって出力線Ｎ、の信号レベルが決まるので
、上記低電圧系の入力信号に対し充分なレベル振幅の信
号を出力させるために、ＭＩ ５ＦＥＴＱ＝ 、Ｑｓ
のコンダクタンスをそれぞれＭ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ４ 、Ｑｅに対し大きくさせる必要がある。そのため
、半導体集積回路において、比較的大きい占有面積を必
要とする。また上記の大きい占有面積により回路の浮遊
容量が大きくなることに応じて充放電の電荷量が増加す
るので、比較的に消費を力が大きい。
しかしながら、クロック信号を出力させるために使用す
る上記第３図のレベル変換回路は、第１図のレベル変換
回路の複数個に対し共用できる。
る上記第３図のレベル変換回路は、第１図のレベル変換
回路の複数個に対し共用できる。
そのため、第３図のレベル変換回路を使用しても半導体
集積回路において必要とされる面積を減少させろことが
できる。
集積回路において必要とされる面積を減少させろことが
できる。
上記第１図のディスチャージ用のＭＩＳＦＥＴＱ、と、
入力用のＭＩＳＦＥＴＱ、とは、第２図に示すよ５に接
続関係を逆にするものであってもよい。また、正の電源
電圧（Ｖｃｃ ＊ ＶＤＤ ）を用いる場合には、ｐチ
ャンネルＭＩＳＦＥＴをプリチャージ手段とし、ｎチャ
ンネルＭＩＳＦＥＴをディスチャージ手段及び入力手段
として用いる。
入力用のＭＩＳＦＥＴＱ、とは、第２図に示すよ５に接
続関係を逆にするものであってもよい。また、正の電源
電圧（Ｖｃｃ ＊ ＶＤＤ ）を用いる場合には、ｐチ
ャンネルＭＩＳＦＥＴをプリチャージ手段とし、ｎチャ
ンネルＭＩＳＦＥＴをディスチャージ手段及び入力手段
として用いる。
第７図は、この発明を電子式卓上計算機における表示装
置駆動回路に適用した場合の一実施例を示す論理回路図
である。
置駆動回路に適用した場合の一実施例を示す論理回路図
である。
この回路は、−１，５ボルトの低電源電圧で動作する表
示レジスタ部Ａ、〜ｉ？と、この信号レベルを−４，５
ボルトの高電源電圧での信号レベルに変換するレベル変
換回路Ｂ１〜Ｂｔ１と、このレベル変換出力を入力とし
て、大レベルの表示信号を保持するスタティックフリッ
プフロップ回路Ｃ０〜ＣＵｔとこのフリップフロップ回
路Ｃｌ−Ｃ１？の出力を受けるドライバーＤ、＝−Ｄ□
とからなる。
示レジスタ部Ａ、〜ｉ？と、この信号レベルを−４，５
ボルトの高電源電圧での信号レベルに変換するレベル変
換回路Ｂ１〜Ｂｔ１と、このレベル変換出力を入力とし
て、大レベルの表示信号を保持するスタティックフリッ
プフロップ回路Ｃ０〜ＣＵｔとこのフリップフロップ回
路Ｃｌ−Ｃ１？の出力を受けるドライバーＤ、＝−Ｄ□
とからなる。
上記１ビット信号分の表示レジスタＡ、は、シフトクロ
ックパルスφ１のタイミングで表示データを取り込むク
ロックドインバータ回路ＩＶ、と、スタティックインバ
ータＩＶ、と上記インバータＩＶ、と逆位相で動作する
クロックドインバータＩＶ、とで構成されたフリップフ
ロップ回路と、このフリップフロップ回路の出力をシフ
トクロックパルスφ、のタイミングで取り込むクロック
ドインバータＩＶ４と、このクロックドインバータＩｖ
４の出力信号にもと′づいて次段人、への信号を出力す
るスタティックインバータＩＶ、とにより構成される。
ックパルスφ１のタイミングで表示データを取り込むク
ロックドインバータ回路ＩＶ、と、スタティックインバ
ータＩＶ、と上記インバータＩＶ、と逆位相で動作する
クロックドインバータＩＶ、とで構成されたフリップフ
ロップ回路と、このフリップフロップ回路の出力をシフ
トクロックパルスφ、のタイミングで取り込むクロック
ドインバータＩＶ４と、このクロックドインバータＩｖ
４の出力信号にもと′づいて次段人、への信号を出力す
るスタティックインバータＩＶ、とにより構成される。
上記クロックドインバータＩＶ、は例えば第５図のよ５
にゲート九入力信号ＩＮを受けるｎチャンネル型ＭＩＳ
ＦＥＴＱ＋ｏ及びｐチャンネル型ＭＩＳＦＥＴＱ＋ｉと
、ゲートにシフトクロックバルスφ１を受けるｐチャン
ネル型ＭＩＳＦＥＴＱ＋ｔとゲートに上記シフトクロッ
クパルスφ、の逆相のシフトクロックパルスφ１を受ケ
るｎチャンネル型ＭＩＳＦＥＴＱ、、とにより構成され
ている。このクロックドインバータＩＶ、においては、
シフトクロックパルスφ、がはｙｔ源電圧ＶＤＤになり
、φ、がはｙ接地電位になったときこれに応じてＭＩＳ
ＦＥＴＱＩＩとＱ ＋ｔがオン状態になるので、出力信
号ＯＵＴとして入力信号ＩＮの反転信号を出力する。／
フトクロノクバルスφ１がはｙ接地電圧にされ、φ１が
電源電圧にされると、上記ＭＩＳ Ｆ Ｅ Ｔ Ｑｏ
、ＱＨはオフ状態にされる。このとき、出力信号ＯＵＴ
は出力線における容量Ｃ８によって保持される。
にゲート九入力信号ＩＮを受けるｎチャンネル型ＭＩＳ
ＦＥＴＱ＋ｏ及びｐチャンネル型ＭＩＳＦＥＴＱ＋ｉと
、ゲートにシフトクロックバルスφ１を受けるｐチャン
ネル型ＭＩＳＦＥＴＱ＋ｔとゲートに上記シフトクロッ
クパルスφ、の逆相のシフトクロックパルスφ１を受ケ
るｎチャンネル型ＭＩＳＦＥＴＱ、、とにより構成され
ている。このクロックドインバータＩＶ、においては、
シフトクロックパルスφ、がはｙｔ源電圧ＶＤＤになり
、φ、がはｙ接地電位になったときこれに応じてＭＩＳ
ＦＥＴＱＩＩとＱ ＋ｔがオン状態になるので、出力信
号ＯＵＴとして入力信号ＩＮの反転信号を出力する。／
フトクロノクバルスφ１がはｙ接地電圧にされ、φ１が
電源電圧にされると、上記ＭＩＳ Ｆ Ｅ Ｔ Ｑｏ
、ＱＨはオフ状態にされる。このとき、出力信号ＯＵＴ
は出力線における容量Ｃ８によって保持される。
クロックドインバータＩＶ、は、第６図（ｂｌのように
構成されていることにより、シフトクロックパルスφ８
．φ、に対して上記クロックインバータＩＶ、と逆の動
作をする。すなわち、クロックドインバータＩＶ、はシ
フトクロックパルスφ１がはｇ接地電位であり７〒がは
ｙ電源電圧ＶＤＤであるとき、入力信号を取り込む。
構成されていることにより、シフトクロックパルスφ８
．φ、に対して上記クロックインバータＩＶ、と逆の動
作をする。すなわち、クロックドインバータＩＶ、はシ
フトクロックパルスφ１がはｇ接地電位であり７〒がは
ｙ電源電圧ＶＤＤであるとき、入力信号を取り込む。
なお、上記クロックドインバータＩＶ、のようにクロッ
クパルスの高レベルで入力信号を取り込む構成のクロッ
クドインバータは、第７図において、識別を容易にする
ため他のクロックドインバータと異なった記号で表示さ
れている。
クパルスの高レベルで入力信号を取り込む構成のクロッ
クドインバータは、第７図において、識別を容易にする
ため他のクロックドインバータと異なった記号で表示さ
れている。
スタティックインバータＩ Ｖｔ 、Ｉ Ｖｓは、第
４図のように構成されている。
４図のように構成されている。
クロックドインバータＩＶ、は、シフトクロックパルス
がφ２とされている他は、上記クロックドインバータＩ
ｖ１ と同様な構成とされている。
がφ２とされている他は、上記クロックドインバータＩ
ｖ１ と同様な構成とされている。
次のシフトレジスタＡ！も上記シフトレジスタＡＩと同
様な構成とされて〜・る。このシフトレジスタ人、は、
上記シフトレジスタＡ１に直列接続され、上記シフトレ
ジスタ人、の出力、すなわちスタティックインバータＩ
Ｖ、の出力を受ける。
様な構成とされて〜・る。このシフトレジスタ人、は、
上記シフトレジスタＡ１に直列接続され、上記シフトレ
ジスタ人、の出力、すなわちスタティックインバータＩ
Ｖ、の出力を受ける。
以下同様に、シフトレジスタＡ、ないしＡ２７が直列接
続されている。
続されている。
上記シフトクロックパルスφ３．φ、は第８図Ａ ＋
Ｂのように交互にはソ電源電圧ＶＤＤの低レベルとされ
ろ。入力信号ＩＮは、第８図Ｆのようにシフトクロック
パルスφ、に同期して変化させられる。
Ｂのように交互にはソ電源電圧ＶＤＤの低レベルとされ
ろ。入力信号ＩＮは、第８図Ｆのようにシフトクロック
パルスφ、に同期して変化させられる。
時刻ｔ１においてシフトクロックパルスφ１が低レベル
になると、上記クロックドインバータＩＶ、は動作状態
となり、入力信号ＩＮを取り込み、その出力線ａに第８
図Ｇのような信号を出力ｊろ。上記クロックドインバー
タＩＶ、の出力信号に応じて、スタティックインバータ
ＩＶ、はその出力線すに第８図Ｈのような信号を出力す
る。このとき、クロックドインバータＩＶ、は不動作状
態であり、上記クロックドインバータＩＶ、の出力信号
に対し影響を与えない。
になると、上記クロックドインバータＩＶ、は動作状態
となり、入力信号ＩＮを取り込み、その出力線ａに第８
図Ｇのような信号を出力ｊろ。上記クロックドインバー
タＩＶ、の出力信号に応じて、スタティックインバータ
ＩＶ、はその出力線すに第８図Ｈのような信号を出力す
る。このとき、クロックドインバータＩＶ、は不動作状
態であり、上記クロックドインバータＩＶ、の出力信号
に対し影響を与えない。
時刻ｔ、において／フトクロックパルスφ、が接地電位
の高レベルにもどされると、上記クロックドインバータ
ＩＶ、は不動作状態になり、クロックインバータエｖｓ
は動作状態になる。上記クロックドインバータＩＶ３に
よりスタティックインバータＩＶ、に対し正帰還回路が
構成される。
の高レベルにもどされると、上記クロックドインバータ
ＩＶ、は不動作状態になり、クロックインバータエｖｓ
は動作状態になる。上記クロックドインバータＩＶ３に
よりスタティックインバータＩＶ、に対し正帰還回路が
構成される。
ソノ結果、上記クロックインバータエｖ、がら入力され
た信号は上記インバータＩＶ、とＩＶ。
た信号は上記インバータＩＶ、とＩＶ。
とからなるフリツプフロツプ回路に保持される。
時刻ｔ、においてシフトクロックパルスφ、が低レベル
にされるとクロックドインバータＩＶ。
にされるとクロックドインバータＩＶ。
は動作状態になり、上記７リツグフａクズ回路からの信
号を取り込みその出力線Ｃに第８図Ｉのような信号を出
力する。上記クロックドインバータＩｖ４の出力信号に
応じてスタティックインバータＩＶｇは第８図Ｊのよう
な信号を出力する。
号を取り込みその出力線Ｃに第８図Ｉのような信号を出
力する。上記クロックドインバータＩｖ４の出力信号に
応じてスタティックインバータＩＶｇは第８図Ｊのよう
な信号を出力する。
時刻ｔ、において／フトクロノクパルスφ１が再び低レ
ベルにされると、新たな入力信号ＩＮがクロックドイン
バータＩＶ、に取り込まれる。同時に、クロックドイン
バータＩＶ、に保持されていた信号は、スタティックイ
ンバータＩＶ、を介して次段のシフトレジスタＡｔのク
ロックドインバータＩ Ｖ ｔｏに取り込まれる。
ベルにされると、新たな入力信号ＩＮがクロックドイン
バータＩＶ、に取り込まれる。同時に、クロックドイン
バータＩＶ、に保持されていた信号は、スタティックイ
ンバータＩＶ、を介して次段のシフトレジスタＡｔのク
ロックドインバータＩ Ｖ ｔｏに取り込まれる。
レベル変換回路Ｂ、ないしＢ２？はそれぞれ各シフトレ
ジスタＡ１ないしＡ７．に対応して設けられ、それぞれ
前記第１図もしくは第２図のような構成とされる。
ジスタＡ１ないしＡ７．に対応して設けられ、それぞれ
前記第１図もしくは第２図のような構成とされる。
上記レベル変換回路Ｂ、ないしＢｌ？は、表示データカ
上記シフトレジスタＡ、ないしＡ、？にセクトされ、次
いで出力フリップフロップ回路Ｃ１ないしＣ！７かデー
タの取り込みを開始するまでの期間に上記の対応するソ
フトレジスタＡ、ないし人、７からデータを取り込むよ
うにされる。
上記シフトレジスタＡ、ないしＡ、？にセクトされ、次
いで出力フリップフロップ回路Ｃ１ないしＣ！７かデー
タの取り込みを開始するまでの期間に上記の対応するソ
フトレジスタＡ、ないし人、７からデータを取り込むよ
うにされる。
そのため、特に制限されないが、上記各レベル変換回路
Ｂ、ないしＢ、７のためのクロックパルスーー了 φ、は、第８図のＤのようにされる。このクロックパル
スφ、′は、例えばシフトクロックパルスφ。
Ｂ、ないしＢ、７のためのクロックパルスーー了 φ、は、第８図のＤのようにされる。このクロックパル
スφ、′は、例えばシフトクロックパルスφ。
によってシフトレジスタＡ１ないしｋｚｌのすべてに表
示データが取り込まれた後のシフトクロックパルスφ２
の１周期だけ低レベルとなる第８図Ｃのようなバルスイ
ｇ号を出力する低電圧系の論理回路（図示しない）と、
上記パルス信号が低レベルであるとき上記シフトクロッ
クパルスを転送する低電圧系のゲート回路（図示しない
）と、上記ゲート回路の出力信号を受ける前記第３図の
レベル変換回路とにより発生させることができる。
示データが取り込まれた後のシフトクロックパルスφ２
の１周期だけ低レベルとなる第８図Ｃのようなバルスイ
ｇ号を出力する低電圧系の論理回路（図示しない）と、
上記パルス信号が低レベルであるとき上記シフトクロッ
クパルスを転送する低電圧系のゲート回路（図示しない
）と、上記ゲート回路の出力信号を受ける前記第３図の
レベル変換回路とにより発生させることができる。
各レベル変換回路Ｂ１ないしＢ２．のそれぞれの出力線
における容量は、第８図りのようにクロックパルスφ□
′が時刻ｔ、においてはｙ接地電位の高レベルになるこ
とにより、同図にのようにプリチャージされる。タロツ
クパルスφ、′か時刻ｔ１におい℃はｙ篭臨電圧ＶＧＧ
の低レベルになることによって、上記各レベル変換回路
Ｂ、ないしＢ７の出力線電位は、それぞれ対応するシフ
トレジスタＡ、ないしＡ Ｉｇから供給される低電圧系
の信号に応じて決められるようになる。
における容量は、第８図りのようにクロックパルスφ□
′が時刻ｔ、においてはｙ接地電位の高レベルになるこ
とにより、同図にのようにプリチャージされる。タロツ
クパルスφ、′か時刻ｔ１におい℃はｙ篭臨電圧ＶＧＧ
の低レベルになることによって、上記各レベル変換回路
Ｂ、ないしＢ７の出力線電位は、それぞれ対応するシフ
トレジスタＡ、ないしＡ Ｉｇから供給される低電圧系
の信号に応じて決められるようになる。
出力フリフグフロップ回路Ｃ１はクロックドインバータ
ＩＶ、、ＩＶ９及びスタティックインバータＩｖ、かう
構成されている。上記各インバータＩＶ７ないしＩＶ、
は、それぞれ前記シフトレジスタＡ１のインバータＩＶ
、ないしＩＶ３と同様な構成とされる。前記インバータ
ＩＶ、ないしＩＶ、が低電源電圧ＶＤＤによって動作さ
せられるのに対し、上記インバータＩＶ、ないしＩＶｓ
は高電源電圧ｖＧＧによって動作させられる。
ＩＶ、、ＩＶ９及びスタティックインバータＩｖ、かう
構成されている。上記各インバータＩＶ７ないしＩＶ、
は、それぞれ前記シフトレジスタＡ１のインバータＩＶ
、ないしＩＶ３と同様な構成とされる。前記インバータ
ＩＶ、ないしＩＶ、が低電源電圧ＶＤＤによって動作さ
せられるのに対し、上記インバータＩＶ、ないしＩＶｓ
は高電源電圧ｖＧＧによって動作させられる。
出力フリフグフロップ回路Ｃ２ないしＣ！、は上記フリ
ツプフロツプ回路Ｃ１ど同様な構成とされる。
ツプフロツプ回路Ｃ１ど同様な構成とされる。
上記出力フリップフロップ回路Ｃ３ないしＣ１７に供給
するクロックパルスφ、′は、高電圧系の信号とされる
。
するクロックパルスφ、′は、高電圧系の信号とされる
。
このタロツクパルスφ１′は、前記第８図Ｃのゲート信
号によって同図Ａのシフトクロックパルスφ、をサンプ
リングし、そのサンプリング信号を前記第３図のレベル
変換回路によってレベル変換することによって得られる
。
号によって同図Ａのシフトクロックパルスφ、をサンプ
リングし、そのサンプリング信号を前記第３図のレベル
変換回路によってレベル変換することによって得られる
。
時刻ｔ、において、タロツクパルスφ１′がはｇ電源電
圧■。Ｇの低レベルにされると、クロックドインバータ
ＩＶ７は、レベル変換回路Ｂ１の出力信号を取り込みそ
の出力線ｆに第８図りのような信号を出力する。
圧■。Ｇの低レベルにされると、クロックドインバータ
ＩＶ７は、レベル変換回路Ｂ１の出力信号を取り込みそ
の出力線ｆに第８図りのような信号を出力する。
出力バノファ回路り、は上記出力フリフグフロップ回路
ＣＩの出力信号に応じた信号を出力する。
ＣＩの出力信号に応じた信号を出力する。
同様に出力バノファ回路り、ないしり、はそれぞれ対応
する出力フリフグフロップ回路Ｃ１ないしＣｗｔの出力
信号に応じた信号を出力する。
する出力フリフグフロップ回路Ｃ１ないしＣｗｔの出力
信号に応じた信号を出力する。
上記出力バノファ回路り、ないしり、７の出力信号は、
それぞれ端子ａ、ないしｃｏを介して液晶表示装置の電
極に供給されろ。
それぞれ端子ａ、ないしｃｏを介して液晶表示装置の電
極に供給されろ。
液晶表示装置は、例えは第１０図に示すように共通電極
Ｅ、ないしＥ、と、この共通電極Ｅ、ないしＥ、上に日
字形状に配置された数字表示用セグメント電極ａないし
ｇ及び小数点表示用セグメント電極りとからなる単位の
複数個からなる。第１Ｃ図の液晶表示装置に設けられた
線ａｌないしＣ０が第７図の対応する記号の端子に接続
される。
Ｅ、ないしＥ、と、この共通電極Ｅ、ないしＥ、上に日
字形状に配置された数字表示用セグメント電極ａないし
ｇ及び小数点表示用セグメント電極りとからなる単位の
複数個からなる。第１Ｃ図の液晶表示装置に設けられた
線ａｌないしＣ０が第７図の対応する記号の端子に接続
される。
共通電極Ｅ１ないしＥ、に設げられた線Ｂ、ないしＢ、
に他の図示しない回路から所定の信号が供給される。所
望の数字は動的に共通電極とセグメント電極を選択し、
この共通電極とセグメント電極との間に所定値以上の電
圧を印加することにより行なわれる。
に他の図示しない回路から所定の信号が供給される。所
望の数字は動的に共通電極とセグメント電極を選択し、
この共通電極とセグメント電極との間に所定値以上の電
圧を印加することにより行なわれる。
この実施例においては、タイミング信号φ、′。
φ１′を形成するため、前記のように第３図に示した占
有面積及び消費電力の大きいレベル変換回路を用いるも
のの、表示データをレベル変換するレベル変換回路Ｂ、
〜Ｂ！？を、第１図又は第２図に示したように、比較的
小さいサイズの３個のＭＩＳＦＥＴＱ、〜Ｑ３で構成す
るものであるので、上記第３図に示すレベルシフト回路
を２７個用いる場合に比べ、チップ面積を例えば１１５
〜１／７と大幅に小さくでき、しかも、直流電流を流さ
ないので、大幅に低消費電力化を図ることができる。
有面積及び消費電力の大きいレベル変換回路を用いるも
のの、表示データをレベル変換するレベル変換回路Ｂ、
〜Ｂ！？を、第１図又は第２図に示したように、比較的
小さいサイズの３個のＭＩＳＦＥＴＱ、〜Ｑ３で構成す
るものであるので、上記第３図に示すレベルシフト回路
を２７個用いる場合に比べ、チップ面積を例えば１１５
〜１／７と大幅に小さくでき、しかも、直流電流を流さ
ないので、大幅に低消費電力化を図ることができる。
したがって、この発明に係るレベル変換回路は、多数の
レベル変換回路を有する相補型ＭＩＳ論理回路において
、大きな利点を有するものとなる。
レベル変換回路を有する相補型ＭＩＳ論理回路において
、大きな利点を有するものとなる。
なお、上記出力フリップフロップ回路ＣＩ〜Ｃ！？は、
入力信号を取り込むクロックドインバータＩＶ、を有す
るものであるので、第９図に示すように、レベル変換機
能を有する第１図に示すインバータを用いろように変更
ｊることかできる。
入力信号を取り込むクロックドインバータＩＶ、を有す
るものであるので、第９図に示すように、レベル変換機
能を有する第１図に示すインバータを用いろように変更
ｊることかできる。
このようなスタティックフリクプフロクズ回路を前記第
７図に示す表示装置駆動回路に用いるとレベル変換回路
ＩＬ−Ｅ３ｔｔを省略することができろため、チップサ
イズの小型化及び低消費電力化を図ることができる。こ
の実施例回路はレベルシフト機能を有するフリップフロ
ップ回路又はラッチ機能を有するレベルシフト回路とし
て広く利用できるものである。
７図に示す表示装置駆動回路に用いるとレベル変換回路
ＩＬ−Ｅ３ｔｔを省略することができろため、チップサ
イズの小型化及び低消費電力化を図ることができる。こ
の実施例回路はレベルシフト機能を有するフリップフロ
ップ回路又はラッチ機能を有するレベルシフト回路とし
て広く利用できるものである。
図面の簡単な説明
第１図は、実施例のレベル変換回路の回路図。
第２図は他の実施例のレベル変換回路の回路図、第３図
は、スタティック動作のレベル変換回路の回路図、第４
図１ａｌはスタティックインバータの論理記号図、同図
１ｂｌは同図１ａｌに対応するインバータの具体的な回
路図、第５図１ａｌはクロックドインバータの論理記号
図、同図（ｂｌは同１９１ａｌのインバータの具体的な
回路図、第６図１ａｌは他のクロックドインバータの論
理記号図、同図ｆｂｌは同図ｔａｌのインバータの具体
的な回路図、第７図はこの発明を表示装置駆動回路に適
用しｔこ場合の一実施例の論理回路図、第８図は第７図
の回路の動作波形図、第９図は、この発明の他の実施例
の回路図、第１０図は液晶表示装置の平面図である。
は、スタティック動作のレベル変換回路の回路図、第４
図１ａｌはスタティックインバータの論理記号図、同図
１ｂｌは同図１ａｌに対応するインバータの具体的な回
路図、第５図１ａｌはクロックドインバータの論理記号
図、同図（ｂｌは同１９１ａｌのインバータの具体的な
回路図、第６図１ａｌは他のクロックドインバータの論
理記号図、同図ｆｂｌは同図ｔａｌのインバータの具体
的な回路図、第７図はこの発明を表示装置駆動回路に適
用しｔこ場合の一実施例の論理回路図、第８図は第７図
の回路の動作波形図、第９図は、この発明の他の実施例
の回路図、第１０図は液晶表示装置の平面図である。
Ａ、％Ａ、、・・・シフトレジスタ、Ｂ、〜Ｂｔ□・・
・レベルシフト回路、Ｃ８〜Ｃ１？・・・出カフリップ
フロ第 ＩＥ 第 ２ 間第 ３
図 第 ４ 固層 第 ７ 図 第 ８ 図 第 ９ 図 ｈ′ 第１０図
・レベルシフト回路、Ｃ８〜Ｃ１？・・・出カフリップ
フロ第 ＩＥ 第 ２ 間第 ３
図 第 ４ 固層 第 ７ 図 第 ８ 図 第 ９ 図 ｈ′ 第１０図
Claims (1)
- それぞれ低電圧系の入力信号を受け高電圧系の信号を出
力する複数の相補型ダイナミックインバータ回路と、低
電圧系のパルス信号を受け、上記複数の相補型ダイナミ
ックインバータ回路の制御のための高電圧系のパルス信
号を形成するスタティック動作の相補型レベル変換回路
とを備えてなることを特徴とする相補型半導体集積回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61171592A JPS6256018A (ja) | 1986-07-23 | 1986-07-23 | 相補型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61171592A JPS6256018A (ja) | 1986-07-23 | 1986-07-23 | 相補型半導体集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10915979A Division JPS5634233A (en) | 1979-08-29 | 1979-08-29 | Complementary level converting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6256018A true JPS6256018A (ja) | 1987-03-11 |
Family
ID=15926016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61171592A Pending JPS6256018A (ja) | 1986-07-23 | 1986-07-23 | 相補型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6256018A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01272314A (ja) * | 1988-04-25 | 1989-10-31 | Nec Corp | 信号発生回路 |
| US5681575A (en) * | 1992-05-19 | 1997-10-28 | Westaim Technologies Inc. | Anti-microbial coating for medical devices |
| US6017553A (en) * | 1992-05-19 | 2000-01-25 | Westaim Technologies, Inc. | Anti-microbial materials |
| JP2008512028A (ja) * | 2004-09-03 | 2008-04-17 | ティーピーオー、ホンコン、ホールディング、リミテッド | レベルシフタ及び電圧変換装置 |
| CN102201192A (zh) * | 2010-03-24 | 2011-09-28 | 瑞萨电子株式会社 | 电平移位电路、数据驱动器及显示装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49114337A (ja) * | 1973-02-28 | 1974-10-31 | ||
| JPS50147846A (ja) * | 1974-05-20 | 1975-11-27 |
-
1986
- 1986-07-23 JP JP61171592A patent/JPS6256018A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49114337A (ja) * | 1973-02-28 | 1974-10-31 | ||
| JPS50147846A (ja) * | 1974-05-20 | 1975-11-27 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01272314A (ja) * | 1988-04-25 | 1989-10-31 | Nec Corp | 信号発生回路 |
| US5681575A (en) * | 1992-05-19 | 1997-10-28 | Westaim Technologies Inc. | Anti-microbial coating for medical devices |
| US5770255A (en) * | 1992-05-19 | 1998-06-23 | Westaim Technologies, Inc. | Anti-microbial coating for medical devices |
| US6017553A (en) * | 1992-05-19 | 2000-01-25 | Westaim Technologies, Inc. | Anti-microbial materials |
| JP2008512028A (ja) * | 2004-09-03 | 2008-04-17 | ティーピーオー、ホンコン、ホールディング、リミテッド | レベルシフタ及び電圧変換装置 |
| CN102201192A (zh) * | 2010-03-24 | 2011-09-28 | 瑞萨电子株式会社 | 电平移位电路、数据驱动器及显示装置 |
| JP2011205260A (ja) * | 2010-03-24 | 2011-10-13 | Renesas Electronics Corp | レベルシフト回路及びデータドライバ及び表示装置 |
| US8922460B2 (en) | 2010-03-24 | 2014-12-30 | Renesas Electronics Corporation | Level shift circuit, data driver, and display device |
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