JPS6256041A - クロツク整合回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ転送装置におけるデータ受信系のクロッ
ク整合回路に関する。

〔従来の技術〕

従来、この種のクロック整合回路は、対向装置と自装置
のクロックの位相差を考慮し、多段のフリップフロップ
回路あるいは書込みと読出しが非同期で行なえるメモリ
回路等を備えでいた。

第４図は伝送手順をビット同期型手順でデータ伝送を行
なうデータ転送装置に用いられるクロック整合回路の従
来例のブロック図である。

データ転送装置１よつ送信されたデータおよび、このデ
ータに同期したクロックはレシーバ−２を介しで自装ゴ
内に取り込まれる。次に伝送路の長さおよび送受信素子
によりクロックのデユーティ−サイクルがデータ転送装
Ｍ１で送信したものと異なるのか通例であるため、デユ
ーティサイクル補正回路３により受信データを確実に次
段の書込み・読出し非同期型メモリ４に１込めるように
クロックのデユーティサイクルが補正される。

オシレータ７より発撮されたクロックあるいは分周回路
でカウントダウンされたり０ツウは受信クロックと同一
周波数のもので、このクロック（こよつ、メモ（）４に
１込まれた受信データが読出されるとともにデータ処理
回路５に引き渡される。

チェック回路６は受信クロックが断じたことを検出する
とＣＰＵ８へ報告する。ＣＰＵ８はチェック回路６の内
容によりメモリ４もしくはデータ処理回路５に受信デー
タの処理を停止することを制御可能である。

第５図はワード同期型、即ち数ビット数バイト単位に意
味を持たせ１こ情報のデータ転送装置に用いられるクロ
・ンク整合回路のブロック図である。

第４図のクロック整合回路との差異は情報の先頭を示す
同期パルスが付加されていることおよび情報の単位毎に
メモリ４に１込むために必要なタイミング生成に必要な
タイミング回路１０と、同様にメモリ４より単位情報を
読出すために必要なタイミング回路１１か付加されてい
ることである。

〔発明が解決しようとする問題点〕 上述した従来のクロ・ンク整合回路は、ハードウェア論
理のみで整合制御を行なっているため、対向するデータ
転送装置より送信されてくるデータをバッファするため
のメモリ回路の周辺ハードウェアが大きく、またメモリ
を使用せずに多段のフリップフロップにより整合をとる
場合に１さ、非常に複雑なハードウェアと必要とすると
いう欠点がある。

ｃ問題点を解決するための手段） 本発明のクロック整合回路は、データ受信用クロックを
分周し、互いに位相の異なる複数のクロックを出力する
分周回路と、受信データをラッチするフリップフロップ
と、分周回路から出力されたクロックのいずれか１つを
ソフトウェア制御により選択し、フリップフロップおよ
び該フリップフロップのラッチデータを処理するデータ
処理回路へデータラッチ用クロックとして出力する手段
を有する。

このように、データ受信用クロックを分周して互いに位
相の異なるクロックを得、これらクロックのうちいずれ
か１つをソフトウェア制御により選択することにより、
フリップフロップの数が高）？２個で済み、かつメモリ
を使用した場合よりも回路構成が簡素化される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明のクロック整合回路の一実施例を有する
ビット同期型のデータ転送装置のプロツウ図である。

分周回路１０はオシレータ７からのデータ受信用クロッ
クを４層化する（分周し、互いに位相の異なる４個のク
ロッＰ）ヲ得る）。セレクタ４はｃｒｔ＋ｓによるソフ
トウェア制御により、これら４層化されたクロックのい
ずれか１つを選択し、データ用ラッチクロックとして、
フリップフロップ３およびデータ処理回路５に供給する
。フッツブフロップ３はデータ用ラッチクロックにより
、データ転送装置１から転送されてきたデータをラッチ
する。データ処理回路５はフリップフロップ３よりデー
タを、セレクタ４からのデータラッチ用クロックによつ
ビット同期およびデータ処理を行なう、データ処理回路
５はざらに同期が正常か否かあるいはエラー率がどの程
度発生しでいるかを判別する回路を備えでいる。ｃｐｕ
ｓは該情報を読取り可能で、該情報を読取ることにより
データラッチ用フＩノツプフロップ３に供給しでいるク
ロックが適切か判断可能であり、ラッチ用クロックを適
宜セレクタ４を介しで切替えることにより最も安定しで
動作するクロックを抽出することができる。

第２図はワード同期型のデータ転送装置に本発明が適用
された実施例のブロック図である。第１図と同様である
が対向データ転送装置より送信されるクロックは使用し
ない、第１図との差異は対向データ転送装置よりデータ
の先頭を示す同期パルスが送信されでくる点であり、こ
の同期パルスにで分周回路１０で４層化したクロックを
フリップフロップ）でラッチし、その結果をＣＰＵ８に
より読取りソフトウェアにより４層化されたいずれかの
クロックを選定するかを判断しセレクタ４を制御するも
のである。

第３図は第２図の実施例のタイムチャートである。オシ
レータ７より発振され１こクロ・ンクを元に分周回路１
０により４層化されたクロック５ｉｒＳ７　、Ｓ３　ｒ
　Ｓ４が出力される。該出力はフリップフロップ１１に
入力し、同期パルスにでラッチされる。ＣＰ　１１８は
フリップフロップ１１の出力を読取ると“１０００”と
いうデータに読取れ、これを変換しセレクタ４にていず
れの層のクロックを受信データラ・ソチ用に使用するか
決定する。この場合クロックＳ３が選択され、フリップ
フロップ３およびデータ処理回路５に入力している。

〔発明の効果〕

以上説明したように本発明は、データ受信用クロックを
分周して互いに位相の異なる槽数のクロックを得、これ
らクロックのいずれ１つのクロツウをソフトウェア制御
にて選択することによつ、非常に簡素なりロック整合回
路を構成することができ、安価石高品賞なりロック整合
が可能であり、データ転送遅延も受信クロツウ１ウロツ
ウ以内におさめることができる効果かある。

【図面の簡単な説明】

第１図は本発明のクロック整合回路の一実施例を含むデ
ータ通信装置（ビット同期型データ転送回路への適用例
）のブロック図、第２図は本発明のクロック整合回路の
一実施例を含むデータ通信装置（ワード同期型データ転
送回路への適用例）のブロック図、第３図は第２図の動
作を示すタイムチャート、第４図、第５図は従来例のク
ロック整合回路を含むデータ転送装置例であり、第４図
はビット同期型、第５図はワード同期型を示す。 １・・・データ転送装置、 ２・・・レシーバ−５ ３，１１・・・フリップフロップ、 ４・・・セレクタ、 ５・・・データ処理回路、 ６・・・チェック回路、 ７・・・オシレータ、 ８・・・ＣＰＵ、 ９・・・メモリ、 １０・・・分周回路。

Claims (1)

1. 【特許請求の範囲】 対向データ転送装置から同一クロックレートにて転送さ
   れてきた受信データを自データ転送装置内のデータ処理
   回路に取込むためのクロック整合回路であつて、 データ受信用クロックを分周し、互いに位相の異なる複
   数のクロックを出力する分周回路と、受信データをラッ
   チするフリップフロップと、分周回路から出力されたク
   ロックのいずれか１つをソフトウェア制御により選択し
   、フリップフロップおよびデータラッチ回路へデータラ
   ッチ用クロックとして出力する手段を有するクロック整
   合回路。