JPH0246034A - データ多重化装置 - Google Patents
データ多重化装置Info
- Publication number
- JPH0246034A JPH0246034A JP19684488A JP19684488A JPH0246034A JP H0246034 A JPH0246034 A JP H0246034A JP 19684488 A JP19684488 A JP 19684488A JP 19684488 A JP19684488 A JP 19684488A JP H0246034 A JPH0246034 A JP H0246034A
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- JP
- Japan
- Prior art keywords
- data
- clock
- shift register
- bit
- multiplexing device
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、データ伝送におけるデータの多重化装置に
関するものである。
関するものである。
第３図は例えばＣＣＩＴＴ勧告Ｘ 、 ５０− ＰＩＧ
ＵＲＥＩ／ Ｘ 。
ＵＲＥＩ／ Ｘ 。
５０ （１９８５）に示された従来の多重化装置の原理
を表わす図であり、図において（１１はデータの同期を
とる為のＦビット、（２）は情報ビット、（３）は制御
信号などを伝送する為のＳピントである。また、第４図
は、上記第３図の原理を実現する為の回路構成を表す図
であり、図において、（５）はデータ端末などからのデ
ータ、（６）はデータ（５）を６ビツトシリアル入力し
、パラレル出力する第１のシフトレジスタ、（７）はシ
フトレジスタ（６）からの情報ビット及び、Ｆビット（
１１，Ｓビット（３）をパラレル入力とする第２のシフ
トレジスタ、（８）はデータ（５）の為のデータクロッ
ク、（９）はシフトレジスタ（７）の読み出しの為のエ
ンベロープクロック、θ〔はデータクロック（８）とエ
ンベロープクロック（９）及びＦビット＜１１を作成す
るクロック発生回路である。
を表わす図であり、図において（１１はデータの同期を
とる為のＦビット、（２）は情報ビット、（３）は制御
信号などを伝送する為のＳピントである。また、第４図
は、上記第３図の原理を実現する為の回路構成を表す図
であり、図において、（５）はデータ端末などからのデ
ータ、（６）はデータ（５）を６ビツトシリアル入力し
、パラレル出力する第１のシフトレジスタ、（７）はシ
フトレジスタ（６）からの情報ビット及び、Ｆビット（
１１，Ｓビット（３）をパラレル入力とする第２のシフ
トレジスタ、（８）はデータ（５）の為のデータクロッ
ク、（９）はシフトレジスタ（７）の読み出しの為のエ
ンベロープクロック、θ〔はデータクロック（８）とエ
ンベロープクロック（９）及びＦビット＜１１を作成す
るクロック発生回路である。
次に動作について説明する。端末からのデータ（５）は
クロック発生回路α〔からのデータクロック（８）によ
ってシフトレジスタ（６）に読み込まれる。第１のシフ
トレジスタ（６）に情報ビット（２）が６ビツト分人力
されると第２のシフトレジスタ（７）に並列に転送され
、同時にクロック発生回路αΦよりＦビット、また、制
御信号として、Ｓビット（３）を読み込む。
クロック発生回路α〔からのデータクロック（８）によ
ってシフトレジスタ（６）に読み込まれる。第１のシフ
トレジスタ（６）に情報ビット（２）が６ビツト分人力
されると第２のシフトレジスタ（７）に並列に転送され
、同時にクロック発生回路αΦよりＦビット、また、制
御信号として、Ｓビット（３）を読み込む。
次にエンベロープタロツク（９）で（この場合、データ
クロック（８）の８７６倍の周波数）で第２のシフトレ
ジスタ（７）から直列で読み出され、これが第３図に示
す様なデータの構成−いわゆるエンベロープとなる。
クロック（８）の８７６倍の周波数）で第２のシフトレ
ジスタ（７）から直列で読み出され、これが第３図に示
す様なデータの構成−いわゆるエンベロープとなる。
従来のデータ多重化装置は以上の様に構成されているの
で端末からのデータ（５）はデータクロック（８）の速
度に固定されてしまい、また、データクロック（８）は
エンベロープタロツク（この速度は多重化装置の構成に
より決定してしまう）により固定されている。すなわち
、データクロック（８）の速度は固定されたものとなり
、データ（５）の伝送速度の変更ができないという欠点
をもっていた。
で端末からのデータ（５）はデータクロック（８）の速
度に固定されてしまい、また、データクロック（８）は
エンベロープタロツク（この速度は多重化装置の構成に
より決定してしまう）により固定されている。すなわち
、データクロック（８）の速度は固定されたものとなり
、データ（５）の伝送速度の変更ができないという欠点
をもっていた。
この発明は、上記の様な課題を解消する為に成されたも
ので、データの多重化を行う際に、データ（５）の伝送
速度を可変することができるデータ多電化装置を得るこ
とを目的とする。
ので、データの多重化を行う際に、データ（５）の伝送
速度を可変することができるデータ多電化装置を得るこ
とを目的とする。
この発明によるデータ多重化装置はデータ伝送用のクロ
ックを間引いて可変データクロックとするクロック間引
き回路を付加したものである。
ックを間引いて可変データクロックとするクロック間引
き回路を付加したものである。
この発明におけるデータ多重化装置は、可変データクロ
ツタによりデータを構成する情報ビットの内特定のビッ
トを間引いて構成しデータ伝送速度を可変にする。
ツタによりデータを構成する情報ビットの内特定のビッ
トを間引いて構成しデータ伝送速度を可変にする。
以下、この発明の一実施例を図について説明する。第１
図において、θυはデータ伝送速度選択信号、（２）は
クロック発生回路Ｏｌからのデータクロック（８）を間
引くクロック間引き回路、αコはクロック間引き回路よ
り作成された可変データクロックである。
図において、θυはデータ伝送速度選択信号、（２）は
クロック発生回路Ｏｌからのデータクロック（８）を間
引くクロック間引き回路、αコはクロック間引き回路よ
り作成された可変データクロックである。
以下に動作について説明する。データ伝送速度選択信号
、ＣＣＣＩＴＴ勧告ｖ、２勧告路１１１）ＱＤが、ＯＮ
の場合は従来の装置とまったく同様の動作をする必要が
ある為、クロック間引き回路（ロ）ではクロック発生回
路Ｏ１からのデータクロック（８）をそのまま、可変デ
ータクロックα濁として出力し、データ（５）は従来と
同一のデータ伝送速度で入力される。
、ＣＣＣＩＴＴ勧告ｖ、２勧告路１１１）ＱＤが、ＯＮ
の場合は従来の装置とまったく同様の動作をする必要が
ある為、クロック間引き回路（ロ）ではクロック発生回
路Ｏ１からのデータクロック（８）をそのまま、可変デ
ータクロックα濁として出力し、データ（５）は従来と
同一のデータ伝送速度で入力される。
次にデータ伝送速度選択信号αＤがＯＦＦ となると、
クロック間引き回路ａ乃が動作し、例えばデータ（５）
の先頭ビットを人力する時のクロックのみを間引く。こ
の動作により見かけ上、６ビツトある情報ビット（２）
の内の５ビツトのみが用いられることになり、データ伝
送速度の５７６倍化が達成される。
クロック間引き回路ａ乃が動作し、例えばデータ（５）
の先頭ビットを人力する時のクロックのみを間引く。こ
の動作により見かけ上、６ビツトある情報ビット（２）
の内の５ビツトのみが用いられることになり、データ伝
送速度の５７６倍化が達成される。
この時の多重化の様子を第２図に示す、この図でＸで示
したビットはクロック間引き回路（２）によって、間引
かれた可変データクロックａｌか用いられた為に、多重
化されないビットを表している。
したビットはクロック間引き回路（２）によって、間引
かれた可変データクロックａｌか用いられた為に、多重
化されないビットを表している。
本図と第３図を比較すれば、多重化は５／６の伝送速度
に対して成されていることが判る。
に対して成されていることが判る。
なお、上記実施例では、クロック間引き回路＠の出力を
直接、可変データクロックα簿として出力する場合を示
したが、ここにフェーズロックループ（Ｐ Ｌ Ｌ）等
を設け、可変データクロックａ３１の出力のデユーティ
比がｌ：１になる用に構成してもよい。
直接、可変データクロックα簿として出力する場合を示
したが、ここにフェーズロックループ（Ｐ Ｌ Ｌ）等
を設け、可変データクロックａ３１の出力のデユーティ
比がｌ：１になる用に構成してもよい。
また、６クロツクにｌクロック分のクロック間引き回路
０コの例を示しているが、他の間引き比であうでも良く
、特に、６クロツクに３クロツク分の間引きの場合は（
１／２）分周回路としても同様の効果を奏する。
０コの例を示しているが、他の間引き比であうでも良く
、特に、６クロツクに３クロツク分の間引きの場合は（
１／２）分周回路としても同様の効果を奏する。
以上の様に、この発明によれば、データ伝送速度を可変
できるデータ多重化装置としたので、伝送速度の可変が
容易に行なえる効果がある。
できるデータ多重化装置としたので、伝送速度の可変が
容易に行なえる効果がある。
第１図はこの発明の一実施例によるデータ多重化装置の
回路図、第２図はこの発明の伝送信号の構成図、第３図
は従来のデータ多重化装置の伝送信号の構成図、第４図
は従来のデータ多重化装置の回路図である。 （１）はＦピント、（２）は情報ビット、（３）はＳビ
ット、（４）は間引かれたビット、（５）はデータ、（
６）はシフトレジスタ、（７）はシフトレジスタ、（８
）はデータクロック、（９）はエンベロープ、θｅはク
ロック発生回路、Ｑυはデータ伝送速度選択信号、（ロ
）はクロック間引き回路、０１は可変データクロック。 なお、図中、同一の符号は同−又は相当部分を示す。 代理人 大 岩 増 雄 第２図 ６１３偽 正 書（自発） 懸踏 年 ４月７４１１ ｔ１°許庁長宮殿 ４．事件の表示 特願昭 第３図 ２、発明の名称 データ多重化装置 補正をする者 代表者 第４図 ４、代 ５、補正の対象 （１）明細書の発明の詳細な説明の欄 ６、補正のビ」谷 （１）明細書をつぎのとおり訂正する。
回路図、第２図はこの発明の伝送信号の構成図、第３図
は従来のデータ多重化装置の伝送信号の構成図、第４図
は従来のデータ多重化装置の回路図である。 （１）はＦピント、（２）は情報ビット、（３）はＳビ
ット、（４）は間引かれたビット、（５）はデータ、（
６）はシフトレジスタ、（７）はシフトレジスタ、（８
）はデータクロック、（９）はエンベロープ、θｅはク
ロック発生回路、Ｑυはデータ伝送速度選択信号、（ロ
）はクロック間引き回路、０１は可変データクロック。 なお、図中、同一の符号は同−又は相当部分を示す。 代理人 大 岩 増 雄 第２図 ６１３偽 正 書（自発） 懸踏 年 ４月７４１１ ｔ１°許庁長宮殿 ４．事件の表示 特願昭 第３図 ２、発明の名称 データ多重化装置 補正をする者 代表者 第４図 ４、代 ５、補正の対象 （１）明細書の発明の詳細な説明の欄 ６、補正のビ」谷 （１）明細書をつぎのとおり訂正する。
Claims (2)
- （１）端末等からのデータ伝送速度選択信号により所定
のデータクロックを発生するクロック発生回路と、この
データクロックを間引いて可変データクロックとするク
ロック間引き回路と、この可変データクロックに対応し
たビット数のデータを取り込む、第１のシフトレジスタ
と、この第１のシフトレジスタの並列データ出力、クロ
ック発生回路からのデータ周期用Ｆビット及び上記デー
タ伝送速度選択信号をＳビットとして、１つのエンベロ
ープを構成して出力するシフトレジスタを備えたデータ
多重化装置。 - （２）クロック間引き回路出力にフェーズロックループ
を設け、可変データクロックの出力のデューティ比を１
対１としたことを特徴とする特許請求の範囲第１項記載
のデータ多重化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19684488A JPH0246034A (ja) | 1988-08-06 | 1988-08-06 | データ多重化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19684488A JPH0246034A (ja) | 1988-08-06 | 1988-08-06 | データ多重化装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0246034A true JPH0246034A (ja) | 1990-02-15 |
Family
ID=16364602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19684488A Pending JPH0246034A (ja) | 1988-08-06 | 1988-08-06 | データ多重化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0246034A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5903160A (en) * | 1995-11-06 | 1999-05-11 | Atg Test Systems Gmbh | Method and apparatus for testing an electrical conductor assembly |
-
1988
- 1988-08-06 JP JP19684488A patent/JPH0246034A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5903160A (en) * | 1995-11-06 | 1999-05-11 | Atg Test Systems Gmbh | Method and apparatus for testing an electrical conductor assembly |
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