JPH0212015B2 - - Google Patents
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- JPH0212015B2 JPH0212015B2 JP56036986A JP3698681A JPH0212015B2 JP H0212015 B2 JPH0212015 B2 JP H0212015B2 JP 56036986 A JP56036986 A JP 56036986A JP 3698681 A JP3698681 A JP 3698681A JP H0212015 B2 JPH0212015 B2 JP H0212015B2
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- JP
- Japan
- Prior art keywords
- metal layer
- metal
- annealing
- gate
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、シヨツトキ障壁ゲート電界効果トラ
ンジスタ（MESFET）特にGaAs MESFETの
製造方法に関する。
ンジスタ（MESFET）特にGaAs MESFETの
製造方法に関する。
GaAs等−化合物半導体は、電子速度がSi
に較べてはるかに大きいところから、マイクロ波
帯の素子に適しており、例えばGaAs MESFET
はマイクロ波増幅素子として広範囲に用いられて
いる。かかるGaAs MESFETを論理集積回路等
にまで応用範囲を広げるためには、第１図に示す
ような、プレーナ型であり、かつ直列抵抗を減す
るために、ソース・ドレイン領域にn+領域１３，
１４が設けられた構造であることが望ましい。な
お１１は高抵抗基板、１２はｎ型チヤンネル層、
１５はゲートシヨツトキ電極、１６はソース電
極、１７はドレイン電極である。ここでGaAsへ
の選択拡散の難しいこと、および量産性を考慮す
るとn+領域１３，１４は、選択イオン注入で形
成することが一般的である。またGaAs本来の高
速性を十分発揮させるためには、ゲート長LGは
小さく（例えば0.5μｍ）、かつn+領域１３とゲー
ト１５との間隔LSGもごく微小（例えば0.5μｍ以
下）である必要がある。なぜならばGaAs表面に
は表面空乏層が存在し、LSGが大きいと抵抗が大
きくなるからである。しかしながら従来かかる構
造のMESFETは、まずイオン注入およびアニー
ルによつてn+領域１３および１４を形成した後、
通常のマスク合せによつてゲート電極１５を形成
していたため、LSGを微小距離に保つことは非常
に困難であつた。したがつて、ゲート電極１５
は、n+領域１３，１４に対してセルフアライメ
ントで形成される必要がある。
に較べてはるかに大きいところから、マイクロ波
帯の素子に適しており、例えばGaAs MESFET
はマイクロ波増幅素子として広範囲に用いられて
いる。かかるGaAs MESFETを論理集積回路等
にまで応用範囲を広げるためには、第１図に示す
ような、プレーナ型であり、かつ直列抵抗を減す
るために、ソース・ドレイン領域にn+領域１３，
１４が設けられた構造であることが望ましい。な
お１１は高抵抗基板、１２はｎ型チヤンネル層、
１５はゲートシヨツトキ電極、１６はソース電
極、１７はドレイン電極である。ここでGaAsへ
の選択拡散の難しいこと、および量産性を考慮す
るとn+領域１３，１４は、選択イオン注入で形
成することが一般的である。またGaAs本来の高
速性を十分発揮させるためには、ゲート長LGは
小さく（例えば0.5μｍ）、かつn+領域１３とゲー
ト１５との間隔LSGもごく微小（例えば0.5μｍ以
下）である必要がある。なぜならばGaAs表面に
は表面空乏層が存在し、LSGが大きいと抵抗が大
きくなるからである。しかしながら従来かかる構
造のMESFETは、まずイオン注入およびアニー
ルによつてn+領域１３および１４を形成した後、
通常のマスク合せによつてゲート電極１５を形成
していたため、LSGを微小距離に保つことは非常
に困難であつた。したがつて、ゲート電極１５
は、n+領域１３，１４に対してセルフアライメ
ントで形成される必要がある。
セルフアライメントの方法の一つは、Siの
MOS型FETでよく行われるように、第２図のご
とく、耐熱性のあるゲート電極１５を形成し、該
ゲート電極１５をマスクにして、ソースおよびド
レイン領域のイオン注入を行い、ゲート１５を被
着したままでアニールを行つてn+領域１３およ
び１４を形成することが考えられる。しかしなが
ら、この方法では、ゲート電極１５がMOS型で
はなく、シヨツトキ型であるので、n+領域１３
および１４と接するためにゲート耐圧が著しく低
下する欠点がある。特に、ゲート電極１５を完全
矩形断面に形成することは困難で通常は台形にな
ること、およびアニールによる拡散があることに
より、n+領域１３，１４はゲート電極１５の下
まで形成され、ゲート耐圧の一層の低下および寄
生容量の増大をもたらす。
MOS型FETでよく行われるように、第２図のご
とく、耐熱性のあるゲート電極１５を形成し、該
ゲート電極１５をマスクにして、ソースおよびド
レイン領域のイオン注入を行い、ゲート１５を被
着したままでアニールを行つてn+領域１３およ
び１４を形成することが考えられる。しかしなが
ら、この方法では、ゲート電極１５がMOS型で
はなく、シヨツトキ型であるので、n+領域１３
および１４と接するためにゲート耐圧が著しく低
下する欠点がある。特に、ゲート電極１５を完全
矩形断面に形成することは困難で通常は台形にな
ること、およびアニールによる拡散があることに
より、n+領域１３，１４はゲート電極１５の下
まで形成され、ゲート耐圧の一層の低下および寄
生容量の増大をもたらす。
また特開昭54−25171には、本願明細書の第３
図に示すように、シヨツトキゲート金属３１およ
びその上のレジスト３２を選択イオン注入のマス
クとしてn+領域１３および１４を形成し（第３
図ａ）、その後ゲート金属（Al）をサイドエツチ
ングしてゲート電極１５をn+領域１３，１４か
ら離す（第３図ｂ）工程が示されている。しかし
ながら、かかる工程は、レジストを被着したまま
アニールを行うことになり、レジストの耐熱性の
非常に低いこと、およびアニール時の問題、特に
ゲート金属の耐熱性の問題が解決、言及されてい
ないことにより、実際上は実現しえない方法であ
る。すなわちGaAsへのドナー不純物のイオン注
入においては、アニールは通常800℃以上の温度
で行われるため、レジストを被着したままアニー
ルは行えないし、ゲート金属の選定にあたつて
は、かかる高温でもGaAsと反応しないものを見
出すことが極めて重要である。またレジスト上か
ら高濃度のイオン注入を行う場合には、レジスト
の変質が起こり、はく離困難という現象が起きイ
オン注入後の工程を複雑化させるという問題も生
じる。
図に示すように、シヨツトキゲート金属３１およ
びその上のレジスト３２を選択イオン注入のマス
クとしてn+領域１３および１４を形成し（第３
図ａ）、その後ゲート金属（Al）をサイドエツチ
ングしてゲート電極１５をn+領域１３，１４か
ら離す（第３図ｂ）工程が示されている。しかし
ながら、かかる工程は、レジストを被着したまま
アニールを行うことになり、レジストの耐熱性の
非常に低いこと、およびアニール時の問題、特に
ゲート金属の耐熱性の問題が解決、言及されてい
ないことにより、実際上は実現しえない方法であ
る。すなわちGaAsへのドナー不純物のイオン注
入においては、アニールは通常800℃以上の温度
で行われるため、レジストを被着したままアニー
ルは行えないし、ゲート金属の選定にあたつて
は、かかる高温でもGaAsと反応しないものを見
出すことが極めて重要である。またレジスト上か
ら高濃度のイオン注入を行う場合には、レジスト
の変質が起こり、はく離困難という現象が起きイ
オン注入後の工程を複雑化させるという問題も生
じる。
本発明は、以上述べた従来技術上の問題点を解
決してゲート電極とソースおよびドレインのイオ
ン注入によるn+領域とをセルフアライメントで
形成することを可能にし、しかもゲート抵抗を大
きく低減できる構造のMESFETを容易に製造し
うる方法を提供するものである。第４図にもとづ
いて本発明の製法を記述すれば、高抵抗GaAs基
板１１上に形成されたｎ型チヤンネル層１２上に
イオン注入されるべきソースおよびドレイン領域
を開口するパターンに、Nb、Ta、MoおよびＷ
から選ばれた一種の金属あるいはこれらの合金、
ないしはこれらの金属あるいは合金中に、Ti、
Cr、ZrおよびHfから選ばれた１つないしそれ以
上の種類の金属を20at％以下の割合で含有した合
金で成る第１の金属層４１と、その上の第２の金
属層４２で成る多層マスクを形成し（第４図ａ）、
ドナー不純物のイオン４３をソースおよびドレイ
ン領域４４，４５に注入する（第４図ｂ）。次い
で必要ならばアニール時の表面保護膜４６を被着
し、アニールを行つて注入イオンを活性化し、
n+領域１３および１４を形成する（第４図ｃ）。
かかる後、表面保護膜４６を除去し、第２の金属
層より第１の金属層のエツチング速度の非常に大
きいエツチング手段でもつて第１の金属層をサイ
ドエツチングしてゲート電極１５を形成し（第４
図ｄ）、ソース電極１６およびドレイン電極１７
を形成する（第４図ｅ）工程で成る。
決してゲート電極とソースおよびドレインのイオ
ン注入によるn+領域とをセルフアライメントで
形成することを可能にし、しかもゲート抵抗を大
きく低減できる構造のMESFETを容易に製造し
うる方法を提供するものである。第４図にもとづ
いて本発明の製法を記述すれば、高抵抗GaAs基
板１１上に形成されたｎ型チヤンネル層１２上に
イオン注入されるべきソースおよびドレイン領域
を開口するパターンに、Nb、Ta、MoおよびＷ
から選ばれた一種の金属あるいはこれらの合金、
ないしはこれらの金属あるいは合金中に、Ti、
Cr、ZrおよびHfから選ばれた１つないしそれ以
上の種類の金属を20at％以下の割合で含有した合
金で成る第１の金属層４１と、その上の第２の金
属層４２で成る多層マスクを形成し（第４図ａ）、
ドナー不純物のイオン４３をソースおよびドレイ
ン領域４４，４５に注入する（第４図ｂ）。次い
で必要ならばアニール時の表面保護膜４６を被着
し、アニールを行つて注入イオンを活性化し、
n+領域１３および１４を形成する（第４図ｃ）。
かかる後、表面保護膜４６を除去し、第２の金属
層より第１の金属層のエツチング速度の非常に大
きいエツチング手段でもつて第１の金属層をサイ
ドエツチングしてゲート電極１５を形成し（第４
図ｄ）、ソース電極１６およびドレイン電極１７
を形成する（第４図ｅ）工程で成る。
本発明においては、第１の金属層４１は、アニ
ールに耐え得る耐熱性の金属でゲートシヨツトキ
接合をなし、第２の金属膜４２はAuおよびAgの
ような注入イオンの阻止能が大きく、かつ配線抵
抗の小さい金属が選ばれる。第２および第１の金
属層をマスクとしてイオン注入およびアニールに
よつてn+領域を形成した後、第１の金属層を少
しエツチングしてゲートシヨツトキの接合面積を
狭めるので、該シヨツトキ接合は、自動的にソー
スおよびドレインのn+領域間に位置し、改良さ
れた構造のMESFETがセルフアライメントで形
成できる。しかも第１の金属層上にオーバーハン
グとなる第２の金属層４２もゲート電極の一部を
成すから、ゲート配線抵抗を非常に小さくでき
る。ここでシヨツトキ接合を成す第１の金属層に
用いられる主たる金属群、Nb、Ta、Moおよび
Ｗは、GaAsにおいてn+層を形成できるに足るよ
うな例えば800℃程度でのアニールを行つても
GaAsと反応せず、シヨツトキ特性の損われない
条件で選ばれたものであり、Ti、Cr、Zrおよび
Hfの従なる金属群およびその含有範囲は上記条
件を満たす範囲で、GaAsとの接着性を改善する
目的で選ばれたものである。またかかる条件で選
ばれた第１の金属層は、代表的な第２の金属層で
あるAuの拡散阻止能が大きく、アニール時のAu
の拡散が少く、GaAsとの反応を防ぐ作用も有す
る。またイオン注入のマスクはストツピングパワ
ーの大きいAu等の金属層を用いるので、レジス
トを用いたときの問題すなわち厚いレジストを用
いる必要性、レジストの変質等を避けることがで
きる。また本発明においては、アニール時の表面
保護膜形成時には第２の金属層のオーバーハング
は、ないか、あるいは少いので、表面カバレツジ
の良い表面保護膜を形成できる。またアニール時
にはｎ型チヤンネル層全面は第１の金属層で覆わ
れているため、表面保護膜の問題による、チヤン
ネル層の変質の恐れを回避することができる。ま
た本発明において、第２の金属層４２をマスクに
してオーム性電極金属５１の蒸着を行えば、ソー
スおよびドレイン電極もセルフアライメントで形
成できる（第５図）。なお以上ではｎ型チヤンネ
ル層中にn+形成用のイオン注入を行う場合につ
いて述べたが、本発明はチヤンネル層形成をイオ
ン注入で行い、この注入層上に第１および第２の
金属層を形成してn+形成用のイオン注入を行う
場合にも適用できる。この場合は、ｎ型チヤンネ
ル層形成と、n+領域形成用のアニールは同時に
行うことができる。
ールに耐え得る耐熱性の金属でゲートシヨツトキ
接合をなし、第２の金属膜４２はAuおよびAgの
ような注入イオンの阻止能が大きく、かつ配線抵
抗の小さい金属が選ばれる。第２および第１の金
属層をマスクとしてイオン注入およびアニールに
よつてn+領域を形成した後、第１の金属層を少
しエツチングしてゲートシヨツトキの接合面積を
狭めるので、該シヨツトキ接合は、自動的にソー
スおよびドレインのn+領域間に位置し、改良さ
れた構造のMESFETがセルフアライメントで形
成できる。しかも第１の金属層上にオーバーハン
グとなる第２の金属層４２もゲート電極の一部を
成すから、ゲート配線抵抗を非常に小さくでき
る。ここでシヨツトキ接合を成す第１の金属層に
用いられる主たる金属群、Nb、Ta、Moおよび
Ｗは、GaAsにおいてn+層を形成できるに足るよ
うな例えば800℃程度でのアニールを行つても
GaAsと反応せず、シヨツトキ特性の損われない
条件で選ばれたものであり、Ti、Cr、Zrおよび
Hfの従なる金属群およびその含有範囲は上記条
件を満たす範囲で、GaAsとの接着性を改善する
目的で選ばれたものである。またかかる条件で選
ばれた第１の金属層は、代表的な第２の金属層で
あるAuの拡散阻止能が大きく、アニール時のAu
の拡散が少く、GaAsとの反応を防ぐ作用も有す
る。またイオン注入のマスクはストツピングパワ
ーの大きいAu等の金属層を用いるので、レジス
トを用いたときの問題すなわち厚いレジストを用
いる必要性、レジストの変質等を避けることがで
きる。また本発明においては、アニール時の表面
保護膜形成時には第２の金属層のオーバーハング
は、ないか、あるいは少いので、表面カバレツジ
の良い表面保護膜を形成できる。またアニール時
にはｎ型チヤンネル層全面は第１の金属層で覆わ
れているため、表面保護膜の問題による、チヤン
ネル層の変質の恐れを回避することができる。ま
た本発明において、第２の金属層４２をマスクに
してオーム性電極金属５１の蒸着を行えば、ソー
スおよびドレイン電極もセルフアライメントで形
成できる（第５図）。なお以上ではｎ型チヤンネ
ル層中にn+形成用のイオン注入を行う場合につ
いて述べたが、本発明はチヤンネル層形成をイオ
ン注入で行い、この注入層上に第１および第２の
金属層を形成してn+形成用のイオン注入を行う
場合にも適用できる。この場合は、ｎ型チヤンネ
ル層形成と、n+領域形成用のアニールは同時に
行うことができる。
次に本発明の具体例について説明する。高抵抗
GaAs基板上に5μｍの厚さに高純度バツフア層さ
らにキヤリア密度２×1017cm-3、厚さ約0.15μｍの
ｎ型層を成長させたGaAsウエハーを用にｎ層上
い0.5μｍの厚さにTiを15原子％含んだＷを被着す
る。次にTiを含有したＷ層上にリフトオフ法に
よつて0.25μｍの厚さのAu層を、イオン注入すべ
きソースおよびドレイン領域を開口したパターン
すなわちソース−ドレイン間2μｍを被覆したパ
ターンに形成する。CF4とO2ガスを用いた平行平
板型プラズマエツチングによつてＷ（Ti）を垂直
にエツチングする。ドナーイオンとしてSi+を
100KeVで１×1014cm-2、40KeVで７×1013cm-3
注入する。CVD法にて0.2μｍの厚さにSiO2の表
面保護膜を形成し、N2中800℃10分間のアニール
を行つてn+領域を形成する。次にCF4とO2ガスを
用いた円筒型のプラズマにエツチングよつて
SiO2をエツチングし、続いてＷ（Ti）を0.5μｍサ
イドエツチングする。最後にAu−Ge／NiをAu
をマスクにして蒸着し、450℃で熱処理してソー
スおよびドレイン電極を形成する。以上によつて
ゲート長約1μｍ、ゲートソース間約0.5μｍ、ソー
ス電極（ドレイン電極）の接触抵抗0.08Ωcm、ゲ
ート配線抵抗35Ω／mmと、ソース抵抗およびゲー
ト抵抗が大きく低減されたMESFETが形成され
る。
GaAs基板上に5μｍの厚さに高純度バツフア層さ
らにキヤリア密度２×1017cm-3、厚さ約0.15μｍの
ｎ型層を成長させたGaAsウエハーを用にｎ層上
い0.5μｍの厚さにTiを15原子％含んだＷを被着す
る。次にTiを含有したＷ層上にリフトオフ法に
よつて0.25μｍの厚さのAu層を、イオン注入すべ
きソースおよびドレイン領域を開口したパターン
すなわちソース−ドレイン間2μｍを被覆したパ
ターンに形成する。CF4とO2ガスを用いた平行平
板型プラズマエツチングによつてＷ（Ti）を垂直
にエツチングする。ドナーイオンとしてSi+を
100KeVで１×1014cm-2、40KeVで７×1013cm-3
注入する。CVD法にて0.2μｍの厚さにSiO2の表
面保護膜を形成し、N2中800℃10分間のアニール
を行つてn+領域を形成する。次にCF4とO2ガスを
用いた円筒型のプラズマにエツチングよつて
SiO2をエツチングし、続いてＷ（Ti）を0.5μｍサ
イドエツチングする。最後にAu−Ge／NiをAu
をマスクにして蒸着し、450℃で熱処理してソー
スおよびドレイン電極を形成する。以上によつて
ゲート長約1μｍ、ゲートソース間約0.5μｍ、ソー
ス電極（ドレイン電極）の接触抵抗0.08Ωcm、ゲ
ート配線抵抗35Ω／mmと、ソース抵抗およびゲー
ト抵抗が大きく低減されたMESFETが形成され
る。
第１図は、論理集積回路等に応用できる改良さ
れた構造のGaAs MESFETの構造を示す図であ
る。第２図および第３図ａ，ｂは、セルフアライ
メントでゲートに対してn+領域を形成する従来
考えられた方法を説明する図である。第４図ａ〜
ｅは本発明の製造方法を説明する図である。第５
図は、本発明を用いて、さらにソースおよびドレ
イン電極をセルフアライメントで形成する方法を
説明する図である。ここで、１１は高抵抗基板、
１２はｎ型チヤンネル層、１３および１４はイオ
ン注入およびアニールによつて形成されたソース
およびドレインのn+領域、１５はゲート電極、
１６はソース電極、１７はドレイン電極である。
また３１は金属膜、３２はレジストである。４１
は高耐熱性の第１の金属膜、４２は第２の金属
膜、４３は注入されるイオン、４４および４５は
ソースおよびドレインのイオン注入された領域
（活性化前）、４６は表面保護膜、５１はオーム性
電極金属を示す。
れた構造のGaAs MESFETの構造を示す図であ
る。第２図および第３図ａ，ｂは、セルフアライ
メントでゲートに対してn+領域を形成する従来
考えられた方法を説明する図である。第４図ａ〜
ｅは本発明の製造方法を説明する図である。第５
図は、本発明を用いて、さらにソースおよびドレ
イン電極をセルフアライメントで形成する方法を
説明する図である。ここで、１１は高抵抗基板、
１２はｎ型チヤンネル層、１３および１４はイオ
ン注入およびアニールによつて形成されたソース
およびドレインのn+領域、１５はゲート電極、
１６はソース電極、１７はドレイン電極である。
また３１は金属膜、３２はレジストである。４１
は高耐熱性の第１の金属膜、４２は第２の金属
膜、４３は注入されるイオン、４４および４５は
ソースおよびドレインのイオン注入された領域
（活性化前）、４６は表面保護膜、５１はオーム性
電極金属を示す。
Claims (1)
- １ 高抵抗GaAs基板上に形成されたｎ型チヤン
ネル層上に、イオン注入されるべきソースおよび
ドレイン領域を開口するパターンに、Nb、Ta、
MoおよびＷから選ばれた一種の金属あるいはこ
れらの合金、ないしはこれらの金属あるいは合金
中にTi、Cr、ZrおよびHfから選ばれた１つない
しそれ以上の種類の金属を20at％以下の割合で含
有した合金で成る第１の金属層と、その上に被着
された第２の金属層で成る多層マスクを形成し、
ドナー不純物のイオンを該ソースおよびドレイン
領域に注入し、次いで必要ならばアニール時の表
面保護膜を被着し、アニールを行つて注入イオン
を活性化、n+領域を形成し、かかる後表面保護
膜を除去し、第２の金属層より第１の金属層のエ
ツチング速度の非常に大きいエツチング手段でも
つて、第１の金属層をサイドエツチングしてゲー
ト電極と成し、さらに前記n+領域上にソース電
極およびドレイン電極を形成して成るシヨツトキ
障壁ゲート電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56036986A JPS57152168A (en) | 1981-03-13 | 1981-03-13 | Manufacture of schottky barrier gate field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56036986A JPS57152168A (en) | 1981-03-13 | 1981-03-13 | Manufacture of schottky barrier gate field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57152168A JPS57152168A (en) | 1982-09-20 |
| JPH0212015B2 true JPH0212015B2 (ja) | 1990-03-16 |
Family
ID=12485066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56036986A Granted JPS57152168A (en) | 1981-03-13 | 1981-03-13 | Manufacture of schottky barrier gate field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57152168A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6081872A (ja) * | 1983-10-11 | 1985-05-09 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS60115268A (ja) * | 1983-11-28 | 1985-06-21 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6143481A (ja) * | 1984-08-08 | 1986-03-03 | Oki Electric Ind Co Ltd | シヨツトキゲ−ト電界効果トランジスタの製造方法 |
| JPH0812868B2 (ja) * | 1984-08-27 | 1996-02-07 | 沖電気工業株式会社 | 化合物半導体素子の製造方法 |
| JP2702338B2 (ja) * | 1991-10-14 | 1998-01-21 | 三菱電機株式会社 | 半導体装置、及びその製造方法 |
-
1981
- 1981-03-13 JP JP56036986A patent/JPS57152168A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57152168A (en) | 1982-09-20 |
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