JPS625731A - 符号化補正回路 - Google Patents
符号化補正回路Info
- Publication number
- JPS625731A JPS625731A JP14433285A JP14433285A JPS625731A JP S625731 A JPS625731 A JP S625731A JP 14433285 A JP14433285 A JP 14433285A JP 14433285 A JP14433285 A JP 14433285A JP S625731 A JPS625731 A JP S625731A
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- pcm
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
μ−則及びＡ−則ＰＣＭコードの類似性を利用し、ＰＣ
Ｍコードの形式により符号化補正の容易な型に変換して
補正後光の型に逆変換する。
Ｍコードの形式により符号化補正の容易な型に変換して
補正後光の型に逆変換する。
本発明は例えば３２Ｋｂｐｓ Ａ Ｄ Ｐ ＣＭ方式に
係り、特にタンデム接続に於ける符号化補正回路で、μ
−則及びＡ−則の何れにも対応出来る符号化補正回路に
関するものである。
係り、特にタンデム接続に於ける符号化補正回路で、μ
−則及びＡ−則の何れにも対応出来る符号化補正回路に
関するものである。
従来の符号化補正方式はソフトウェアにより処理する場
合には時間がかかり、ハードウェアにより処理する場合
には回路規模が大きくなると云う欠点があり、此の改善
が強く求められていた。
合には時間がかかり、ハードウェアにより処理する場合
には回路規模が大きくなると云う欠点があり、此の改善
が強く求められていた。
第３図（ａ）は従来のＡＤＰＣＭ方式に於ける符号器、
第３図ｔｂ＞は復号器の一例を夫々示すブロック図であ
る。
第３図ｔｂ＞は復号器の一例を夫々示すブロック図であ
る。
図中、１は伸長回路、２は量子化器、３は逆量子化器、
４は予測器、５．６は夫々演算器、１０は逆量子化器、
１１．１４は夫々演算器、１２は圧縮回路、１３は伸長
回路、１５は量子化器、１６は符号化補正回路、１７は
予測器である。尚以下全図を通じ同一記号は同一対象物
を表す。
４は予測器、５．６は夫々演算器、１０は逆量子化器、
１１．１４は夫々演算器、１２は圧縮回路、１３は伸長
回路、１５は量子化器、１６は符号化補正回路、１７は
予測器である。尚以下全図を通じ同一記号は同一対象物
を表す。
第３図（ａｌの符号器の動作の概要を述べる。
ＰＣＭコードＳは伸長回路１に於いてリニアコードＳＬ
となり、演算器５に於いて予測値ＳＥとの差分をとられ
て誤差信号りとなる。誤差信号りは量子化器２に於いて
ＡＤＰＣＭコードＩに量子化されて出力される。
となり、演算器５に於いて予測値ＳＥとの差分をとられ
て誤差信号りとなる。誤差信号りは量子化器２に於いて
ＡＤＰＣＭコードＩに量子化されて出力される。
一方ＡＤＰＣＭコードＩは逆量子化器３に入力されて再
生誤差信号ＤＱとなり、演算器６に於いて予測値ＳＥと
加算されて再生信号ＳＲとなる。
生誤差信号ＤＱとなり、演算器６に於いて予測値ＳＥと
加算されて再生信号ＳＲとなる。
再生誤差信号ＤＱと再生信号ＳＲは予測器４に人力され
て次サンプルに対する予測値ＳＥを出力する。
て次サンプルに対する予測値ＳＥを出力する。
第３１１ｉＩ（（ｂ）の復号器の動作の概要を述べる。
ＡＤＰＣＭコード■は逆量子化器１０で再生誤差信号Ｄ
Ｑとなり、予測器１７へ入力される。
Ｑとなり、予測器１７へ入力される。
一方再生誤差信号ＤＱは予測器１７出力の予測値ＳＥと
演算器１１で加算され再生信号ＳＲとなる。
演算器１１で加算され再生信号ＳＲとなる。
再生信号ＳＲは圧縮回路１２でＰＣＭコードＳＰとなる
と共に予測器１７へ入力されて次サンプルに対する予測
値ＳＥの計算に使用される。
と共に予測器１７へ入力されて次サンプルに対する予測
値ＳＥの計算に使用される。
復号器に於ける此処迄の処理は符号化補正なしの処理で
ＰＣＭコードＳＰが復号器出力となる。
ＰＣＭコードＳＰが復号器出力となる。
此の場合ＰＣＭコードＳ−ＡＤＰＣＭコードｌ−ＰＣＭ
コードＳＰという変換の過程で、ＰＣＭコードＳとＰＣ
ＭコードＳＰの間に“±１”のずれが生ずることが知ら
れており、此の結果、ＰＣＭ−Ａ Ｄ Ｐ ＣＭ−Ｐ
ＣＭと云う接続を多段階行うと著しく′伝送特性が劣化
する。
コードＳＰという変換の過程で、ＰＣＭコードＳとＰＣ
ＭコードＳＰの間に“±１”のずれが生ずることが知ら
れており、此の結果、ＰＣＭ−Ａ Ｄ Ｐ ＣＭ−Ｐ
ＣＭと云う接続を多段階行うと著しく′伝送特性が劣化
する。
此れを補正する目的でトランスコーディングが行われて
いる。
いる。
此のトランスコーディングの一般的手法が第３図（ｂ）
の右半分に示されている。
の右半分に示されている。
即ち、ＰＣＭコードｓｐは伸長回路１３、演算器１４、
及び量子化器１５に於いて符号器と同じ処理を受けてＡ
ＤＰＣＭコードＩＸとなり、本復号器に入力されたＡＤ
ＰＣＭコード■及びＰＣＭコードＳＰと共に符号化補正
回路１６に入力され、此処で補正されたＰＣＭコードＳ
Ｄが出力される。
及び量子化器１５に於いて符号器と同じ処理を受けてＡ
ＤＰＣＭコードＩＸとなり、本復号器に入力されたＡＤ
ＰＣＭコード■及びＰＣＭコードＳＰと共に符号化補正
回路１６に入力され、此処で補正されたＰＣＭコードＳ
Ｄが出力される。
第４図は符号化補正のアルゴリズムを示すものである。
ＡＤＰＣＭコードＩとＡＤＰＣＭコードＩＸの符号ビッ
トを反転したものであるＩＭとｒＤの大小比較により、
一つ正極側のＰＣＭコード５ＰＩＩになるか、一つ負極
側のＰＣＭコード５ｐ１１になるか、父兄の侭のＰＣＭ
コードＳＰであるかが決定され、第４図（ａ）に示すμ
−則及び第４図（ｂ）に示すＡ−則の対応図の様に補正
される。
トを反転したものであるＩＭとｒＤの大小比較により、
一つ正極側のＰＣＭコード５ＰＩＩになるか、一つ負極
側のＰＣＭコード５ｐ１１になるか、父兄の侭のＰＣＭ
コードＳＰであるかが決定され、第４図（ａ）に示すμ
−則及び第４図（ｂ）に示すＡ−則の対応図の様に補正
される。
然しなから、従来のハードウェアに依る処理回路ではμ
−則、Ａ−別毎に個別に処理回路を設ける為符号化補正
回路の回路規模が大きくなると云う欠点があり、一方ソ
フトウエアによる処理の場合には処理時間が大変長くな
ると云う欠点があった。
−則、Ａ−別毎に個別に処理回路を設ける為符号化補正
回路の回路規模が大きくなると云う欠点があり、一方ソ
フトウエアによる処理の場合には処理時間が大変長くな
ると云う欠点があった。
本発明の目的はμ−則及びＡ−則を共通処理することに
よりハードウェア規模の小さい符号化補正回路を提供す
ることである。
よりハードウェア規模の小さい符号化補正回路を提供す
ることである。
上記問題点は第１図に示す様にＡＤＰＣＭ方式のトラン
スコーディングに於いて、ＰＣＭコードの形式と符号ビ
ットの正負によりＰＣＭコードの内符号ビ・ノドを除く
データビットを反転する補数回路（２３）、補数回路（
２３）出力のオール“０”及び“１”を検出する回路（
２４）、復号器入力のＡＤＰＣＭコード（Ｉ）と復号信
号より再符号化されたＡＤＰＣＭコード（ＩＸ）とを比
較する比較器（２８）、回路（２４）出力と比較器（２
８）出力により“１”又は“Ｏ”又は−１”の内の何れ
かを補数回路（２３）出力に加算する加算回路（２５）
、及びＰＣＭコードの形式と加算回路（２５）の符号ビ
ット入出力により制御される補数回路（２９）とから構
成される符号化補正回路により解決される。
スコーディングに於いて、ＰＣＭコードの形式と符号ビ
ットの正負によりＰＣＭコードの内符号ビ・ノドを除く
データビットを反転する補数回路（２３）、補数回路（
２３）出力のオール“０”及び“１”を検出する回路（
２４）、復号器入力のＡＤＰＣＭコード（Ｉ）と復号信
号より再符号化されたＡＤＰＣＭコード（ＩＸ）とを比
較する比較器（２８）、回路（２４）出力と比較器（２
８）出力により“１”又は“Ｏ”又は−１”の内の何れ
かを補数回路（２３）出力に加算する加算回路（２５）
、及びＰＣＭコードの形式と加算回路（２５）の符号ビ
ット入出力により制御される補数回路（２９）とから構
成される符号化補正回路により解決される。
本発明に依るとμ−則及びＡ−則ＰＣＭコードの類似性
を利用する。
を利用する。
即ち、第４図に於いて例えば、Ｎｏの項の＋３は、μ−
則のＳＰでは、１１１１１１０１であり、一方Ａ−則の
ｓｐでは、１０００００１０である。
則のＳＰでは、１１１１１１０１であり、一方Ａ−則の
ｓｐでは、１０００００１０である。
従って先頭の符号ビットの１を除く７ビツトはＯと１を
取り替えればμ−則は八−則へとなり、逆にＡ−則はμ
−則となる。此の様なμ−則及びＡ−則ＰＣＭコードの
類似性を利用する。
取り替えればμ−則は八−則へとなり、逆にＡ−則はμ
−則となる。此の様なμ−則及びＡ−則ＰＣＭコードの
類似性を利用する。
即ち、ＰＣＭコードの形式により符号化補正の容易な型
に変換して補正後光の型に逆変換する様にすることによ
り、回路規模が大幅に縮小されると共にシステムの汎用
性が大きくなると云う利点が生まれる。
に変換して補正後光の型に逆変換する様にすることによ
り、回路規模が大幅に縮小されると共にシステムの汎用
性が大きくなると云う利点が生まれる。
第１図は本発明に依る符号化補正回路の一実施例を示す
図である。
図である。
第２図（ａｌはＰＣＭ、：］−ド、第２図（ｂ）はＡＤ
ＰＣＭコードのビット構成を夫々示す。
ＰＣＭコードのビット構成を夫々示す。
図中、２０．２１．２２は夫々ランチ回路、２３は補数
回路、２４はオール“０”及び“ｌ”検出回路、２５は
加算回路、２６．２７は夫々インバータ、２８は比較器
、２９は補数回路である。
回路、２４はオール“０”及び“ｌ”検出回路、２５は
加算回路、２６．２７は夫々インバータ、２８は比較器
、２９は補数回路である。
以下図に従って本発明の詳細な説明する。
ＰＣＭコードＳＰはランチ回路２０に格納され、ＡＤＰ
ＣＭコードＩはラッチ回路２２に格納され、ＡＤＰＣＭ
コードＩＸはランチ回路２１に格納される。
ＣＭコードＩはラッチ回路２２に格納され、ＡＤＰＣＭ
コードＩＸはランチ回路２１に格納される。
ＰＣＭコードＳＰは補数回路２３に於いて、ＰＣＭコー
ドの形式指定信号ＬＡＷと符号ピントとのＥＯＲ出力に
より、符号ピント以外の７ビツトを反転するか否かが決
定される。尚補数回路２３はａからｈ迄の８個のＩ’、
ＯＲゲートから構成され、ａのＥＯＲゲートは符号用
、ｂ−ｈ迄の７個のＥＯＲゲートは信号ビット用である
。
ドの形式指定信号ＬＡＷと符号ピントとのＥＯＲ出力に
より、符号ピント以外の７ビツトを反転するか否かが決
定される。尚補数回路２３はａからｈ迄の８個のＩ’、
ＯＲゲートから構成され、ａのＥＯＲゲートは符号用
、ｂ−ｈ迄の７個のＥＯＲゲートは信号ビット用である
。
即ち、μ−則の場合、ＬＡＷ＝“０”で、符号ビットｓ
が“１”の時には符号ビットＳ以外の７ビツトは反転さ
れる。
が“１”の時には符号ビットＳ以外の７ビツトは反転さ
れる。
Ａ−刑の場合、ＬＡＷ−“１”で、符号ビットＳが“０
”の時には符号ビットＳ以外の７ビソトは反転される。
”の時には符号ビットＳ以外の７ビソトは反転される。
此の結果、画形式のＰＣＭコードは最負極性コードは”
ｏｏｏｏｏｏｏｏ”となり、最正極性コードは“１１１
１１１１１”となり、補正が容易に行われうる。
ｏｏｏｏｏｏｏｏ”となり、最正極性コードは“１１１
１１１１１”となり、補正が容易に行われうる。
補数回路２３の出力はオール“０”及び“１”検出回路
２４と加算回路２５へ入力される。なおオール“０”及
び“１”検出回路２４は図から判る様にオール“０”検
出回路２４ａ （オア回路）と、オール“１”検出回路
２４ｂ （ナンド回路）から構成され、夫々の出力は加
算回路２５へ入る。
２４と加算回路２５へ入力される。なおオール“０”及
び“１”検出回路２４は図から判る様にオール“０”検
出回路２４ａ （オア回路）と、オール“１”検出回路
２４ｂ （ナンド回路）から構成され、夫々の出力は加
算回路２５へ入る。
一方ランチ回路２１に格納されたＡＤＰＣＭコードＩＸ
は其の符号ビットｓのみがインバータ２６により反転さ
れてＩＤとなり、ランチ回路２２に格納されたＡＤＰＣ
Ｍコード■は其の符号ビットＳのみがインバータ２７に
より反転されてＩＭとなる。
は其の符号ビットｓのみがインバータ２６により反転さ
れてＩＤとなり、ランチ回路２２に格納されたＡＤＰＣ
Ｍコード■は其の符号ビットＳのみがインバータ２７に
より反転されてＩＭとなる。
此のＩＭとＩＤは共に比較器２８に入り、此処で其の大
小が比較される。
小が比較される。
加算回路２５は符号ビット用の加算器ＨＡ、信号ビット
用の７個の加算器ＦＡ、アントゲ−ｔ−２５ａと２５ｂ
、及びオアゲート２５ｃから構成されており、加算回路
２５に於いてオール“０”及び“１”検出回路２４と比
較器２８の出力から“１”、“０”、“−１”の内の何
れかを補数回路２３の出力に加算する。
用の７個の加算器ＦＡ、アントゲ−ｔ−２５ａと２５ｂ
、及びオアゲート２５ｃから構成されており、加算回路
２５に於いてオール“０”及び“１”検出回路２４と比
較器２８の出力から“１”、“０”、“−１”の内の何
れかを補数回路２３の出力に加算する。
此の場合“０”を加算するのは、
ＩＤ＞ＩＭでオール“０”を検出した時、ＴＤ＜ＩＭで
オール°１”を検出した時、及びＩＤ＝ＩＭの時である
。
オール°１”を検出した時、及びＩＤ＝ＩＭの時である
。
“１″を加算するのは、ＩＤ＜ＩＭで而もオール“１”
を検出しない時である。
を検出しない時である。
“−１″を加算するのは、ＩＤ＞ＩＭで而もオール“０
”を検出しｆＣい時である。
”を検出しｆＣい時である。
補数回路２９はａ ％ ｈの８個のＥＯＲゲート、ＥＮ
ＯＲゲート２９ｘ、オアゲート２９ｙ、及びアジドゲー
ト２９ｚから構成され、ＥＯＲゲートａは符号ビット用
、ＥＯＲゲートｂ−ｈの７個は信号ビット用である。
ＯＲゲート２９ｘ、オアゲート２９ｙ、及びアジドゲー
ト２９ｚから構成され、ＥＯＲゲートａは符号ビット用
、ＥＯＲゲートｂ−ｈの７個は信号ビット用である。
補数回路２９では、ＰＣＭコードの形式指定信号ＬＡＷ
と加算回路２５の符号ビット入出力により、加算回路２
５出力を偶数ビットと奇数ビットに分けて反転するか否
かを決める。此れは八−則の場合に限り、第４図ｆｂ）
のＰＣＭコードＳＤの偶数ビットを反転して出力するこ
とが約束づけられているためである。即ち、ＬＡＷ＝″
０″でμ−則の場合は符号ピッＩ−ｓが“１”であれば
符号ビットｓ以外の７ビツトは反転されるが、ＬＡＷ＝
” １″でＡ−則の場合は符号ピッｌ−ｓが“１”で
あれば偶数ビットを反転し、符号ビットＳが“０”であ
れば奇数ビットを反転する。
と加算回路２５の符号ビット入出力により、加算回路２
５出力を偶数ビットと奇数ビットに分けて反転するか否
かを決める。此れは八−則の場合に限り、第４図ｆｂ）
のＰＣＭコードＳＤの偶数ビットを反転して出力するこ
とが約束づけられているためである。即ち、ＬＡＷ＝″
０″でμ−則の場合は符号ピッＩ−ｓが“１”であれば
符号ビットｓ以外の７ビツトは反転されるが、ＬＡＷ＝
” １″でＡ−則の場合は符号ピッｌ−ｓが“１”で
あれば偶数ビットを反転し、符号ビットＳが“０”であ
れば奇数ビットを反転する。
以上詳細に説明した様に本発明によれば、μ−則とＡ−
則の両ＰＣＭコードに対して共通処理が行えるので回路
規模が小さくなると共にシステムの汎用性が大きくなる
と云う効果がある。
則の両ＰＣＭコードに対して共通処理が行えるので回路
規模が小さくなると共にシステムの汎用性が大きくなる
と云う効果がある。
第１図は本発明に依る符号化補正回路の一実施例を示す
図である。 第２図（ａｌはＰＣＭ：Ｉ−ド、第２図（ｂｌはＡＤＰ
ＣＭコードのビット構成を夫々示す。 第３図（ａ）は従来のＡＤＰＣＭ方式に於ける符号器の
一例を示すブロック図である。 第３図（ｂ）は従来のＡＤＰＣＭ方式に於ける復号器の
一例を示すブロック図である。 第４図は符号化補正のアルゴリズムを示すものである。 図中、１は伸長回路、２は量子化器、３は逆量子化器、
４は予測器、５．６は夫々演算器、１０は逆量子化器、
１１．１４は夫々演算器、１２は圧縮回路、１３は伸長
回路、１５は量子化器、１６は符号化補正回路、１７は
予測器、２０２１．２２は夫々ラッチ回路、２３は補数
回路、２４はオール“Ｏ”及び“１”検出回路、２５は
加算回路、２６．２７は夫々インバータ、２８は比較器
、２９は補数回路である。 ＜（Ｉ）ＰＣＨコ４ 、
（ｂ）ＡＤＦｃ間コード。 ＰＣ閘ビ１１−講威図 第２ 用 第３ 図（α） 第３ 図（Ｉ，、）
図である。 第２図（ａｌはＰＣＭ：Ｉ−ド、第２図（ｂｌはＡＤＰ
ＣＭコードのビット構成を夫々示す。 第３図（ａ）は従来のＡＤＰＣＭ方式に於ける符号器の
一例を示すブロック図である。 第３図（ｂ）は従来のＡＤＰＣＭ方式に於ける復号器の
一例を示すブロック図である。 第４図は符号化補正のアルゴリズムを示すものである。 図中、１は伸長回路、２は量子化器、３は逆量子化器、
４は予測器、５．６は夫々演算器、１０は逆量子化器、
１１．１４は夫々演算器、１２は圧縮回路、１３は伸長
回路、１５は量子化器、１６は符号化補正回路、１７は
予測器、２０２１．２２は夫々ラッチ回路、２３は補数
回路、２４はオール“Ｏ”及び“１”検出回路、２５は
加算回路、２６．２７は夫々インバータ、２８は比較器
、２９は補数回路である。 ＜（Ｉ）ＰＣＨコ４ 、
（ｂ）ＡＤＦｃ間コード。 ＰＣ閘ビ１１−講威図 第２ 用 第３ 図（α） 第３ 図（Ｉ，、）
Claims (1)
- 【特許請求の範囲】 適応差分ＰＣＭ方式（ＡＤＰＣＭ）のトランスコーディ
ングに於いて、 ＰＣＭコードの形式と符号ビットの正負により該ＰＣＭ
コードの内符号ビットを除くデータビットを反転する補
数回路（２３）と、 該補数回路（２３）出力のオール“０”及び“１”を検
出する回路（２４）と、 復号器入力のＡＤＰＣＭコード（ I ）と復号信号より
再符号化されたＡＤＰＣＭコード（IX）とを比較する比
較器（２８）と、 該回路（２４）出力と該比較器（２８）出力により“１
”又は“０”又は“−１”の内の何れかを該補数回路（
２３）出力に加算する加算回路（２５）と、該ＰＣＭコ
ードの形式と該加算回路（２５）の符号ビット入出力に
より制御される補数回路（２９）とから構成されること
を特徴とする符号化補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14433285A JPS625731A (ja) | 1985-07-01 | 1985-07-01 | 符号化補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14433285A JPS625731A (ja) | 1985-07-01 | 1985-07-01 | 符号化補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS625731A true JPS625731A (ja) | 1987-01-12 |
| JPH0243376B2 JPH0243376B2 (ja) | 1990-09-28 |
Family
ID=15359647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14433285A Granted JPS625731A (ja) | 1985-07-01 | 1985-07-01 | 符号化補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS625731A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5192858A (en) * | 1991-04-18 | 1993-03-09 | Olympus Optical Co., Ltd. | Optical card scanning apparatus |
-
1985
- 1985-07-01 JP JP14433285A patent/JPS625731A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5192858A (en) * | 1991-04-18 | 1993-03-09 | Olympus Optical Co., Ltd. | Optical card scanning apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0243376B2 (ja) | 1990-09-28 |
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