JPH02186857A - 符号化復号化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタル伝送において、入力データを符
号化して送出し、これを受ける側で復号化する符号化復
号化装置に関するものである。

〔従来の技術〕

第５図は従来の符号化復号化装置のパーシャルレスポン
ス符号化回路を示す回路図であり、図において、１は入
力データ１１の入力端子、２は入力クロック１２の入力
端子、３は入力データ１１を遅延後格納するメモリ回路
、４は演算回路、５は出力符号判定回路、６は極性切替
回路、７は符号化出力の出力端子である。

一方、第６図は従来の符号化復号化装置の復号化回路を
示し、図において、３１は符号化人カデタの入力端子、
３２は極性分離回路、３３．３４は単極性変換器として
の比較器、３５は加算器、３６はクロックの入力端子、
３７は符号検出回路、３８は演算回路、３９は復号化出
力データの出力端子である。

次に動作について説明する。まず、第５図の符号化回路
の動作について説明する。入力端子ｌに入力された入力
データ１１は入力クロック１２によりメモリ回路３に取
り込まれ、１ビツト遅延された後、メモリ回路３より出
力される。このメモリ回路３の出力１３は入力データ１
１と演算回路４でｉｌｌ’ＪＥされ、さらにその減算出
力１４が出力符号の°１゛″、”０”を決定する出力符
号判定回路５に入力された後、この符号判定された出力
とメモリ回路３の出力１３が極性切替回路６に入力され
、ここで正極性、負極性の交互の出力符号を得て、符号
化出力１５として出力端子７より出力される。

第７図はこの符号化回路の動作を説明する図であり、こ
れによれば、メモリ回路３は入力クロック１２のタイミ
ングに従って、入力データ１１を１ビツト遅延させる。

１４は演算回路の減算出力であり、入力データ１１の変
化時に″Ｈ″レベルとなっている。１５は符号化された
出力信号である。

次に、第６図の復号化回路の動作について説明する。符
号化された信号２１は入力端子３１より極性分離回路３
２に入力され、この極性分離回路３２により、正極性、
負極性のそれぞれの信号に分割される。この分割された
両方の出力はそれぞれ比較器３３．３４に入力され、単
極性の信号に変換される。さらに、この再出力を加算器
３５で加算し、符号検出回路３７に入力し、ここで”Ｈ
“レベルの検出を行った後、符号検出回路３７の入力と
の加算を演算回路３８により行い、出力端子３９より元
の入力データ１１と同様のデータとして出力される。

第８図はこの復号化回路の動作を説明する図であり、入
力された符号化信号は極性分離回路３２により正、負の
それぞれの極性をもつ信号２２２３に分けられ、さらに
比較器３３．３４により単極性の信号２４．２５に変換
される。そして加算器３５はこれらの両信号を加算する
。また、符号検出回路３・７は加算器３５の出力信号２
６と入力クロック２７とにより、“Ｈ″レベル検出を行
っている。２９は符号検出回路３７の人出力を演算回路
３８で加算して得た信号で、これが元の入力データと同
一のデータに復号化した出力となる。

なお、公知技術としては、実公昭５８−５５７０１号が
ある。

〔発明が解決しようとする課題〕

従来の符号化復号化装置は以上のように構成されている
ので、符号化回路で変換される伝送路符号がバイポーラ
符号にもかかわらず、同符号の入力データが続くと、直
流分を抑圧できず、低域遮断歪や直流分のゆらぎが発生
し、さらに上記のような場合には、受信側でのタイミン
グ波の抽出時に、受信パルスのタイミング情報の消失が
問題となる可能性もあり、信頼性の高い伝送が行えない
などの問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、同符号の入力データが続いても、直流分を抑
圧することができ、さらにタイミング情報の消失を防い
で、伝送符号の信頼性の高い伝送を行えるとともに、高
精度にて入力データの符号化並びに復号化を実施するこ
とができる符号化復号化装置を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る符号化復号化装置は、符号化回路中に、
入力データの符号が“０°°から“１°°に変化するビ
ットに対しては、“十−”の両極性符号出力を出力し、
“１゛から°“０”に変化するビットに対しては、　−
＋゛の両極性符号出力を出力する極性切替回路を設けた
ものである。

〔作　用〕

この発明における符号化回路の極性切替回路は、正極性
または負極性を持つ１ビツトのデータの符号を“十−、
−＋”の極性をもつ２ビツトの符号に変換しているので
、直流分を抑圧でき、かつタイミング情報の抽出を容易
に行えるようにする。

〔発明の実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、１は入力データ１１の入力端子、２は入力
クロック１２の入力端子、３は入力データ１１を１ビツ
ト遅延する遅延回路としてのメモリ回路、４はこのメモ
リ回路３の出力１３と入力データ１１の減算を行う演算
回路、５は出力符号の“ビ、“０”を判断する出力符号
判定回路、６Ａはこの出力“１゛に対して正極性、負極
性を持つ符号に変換する極性切替回路、１５Ａはこの変
換された符号化出力である。以上が符号化回路の構成で
あり、回路各部の信号波形は第３図に示す通りである。

また、復号化回路は、第２図に示すように、構成が基本
的に第６図に示したものと同一であり、同一の回路部分
には同一符号を付して、その重複する説明を省略する。

そして、その回路各部の信号波形は第４図に示す通りで
ある。

次に動作について説明する６まず、第１図の符号化回路
の動作について、第３図を参照しながら説明する。入力
データ１１は入力クロック１２によりメモリ回路３に入
力され、データ１ビツト分遅延された後、出力される。

このメモリ回路３の出力１３と入力データ１１とは演算
回路４で減算される。この演算回Ｂ４の出力１４は出力
符号判定回路５に入力され、出力符号の“１″、“０”
が判定された後、この出力信号が極性切替回路６Ａに入
力される。この極性切替回路６Ａには入力クロック１２
およびメモリ回路３の出力１３も同時に入力されている
。この極性切替回路６Ａは、入力データ１１の符号が“
０”から“１　”に変化が起こったピントに対しては“
＋−゛の、“１”から０”に変化したビットに対しては
″”−＋°。

の各両極性符号に変換した符号化出力１５Ａを出力する
。なお、同符号の入力データ１１が連続して入力された
場合、符号化出力１５Ａにその前に出力された符号“＋
−°゛もしくは“−十”が出力され、タイミング情報の
消失を防ぐことができる。

以上のようにして、入力データ１１は伝送路符号に変換
され、符号化出力１５Ａとして出力される。

次に、第２図の復号化回路の動作について、第４図を参
照しながら説明する。外部から伝送された符号化入力デ
ータ２１ａは入力端子３１より入力され、極性分離回路
３２により正極性、負極性の信号２２ａ、２３ａに分け
られる。この後、正極性、負極性の信号２２ａ、２３ａ
は、それぞれ比較器３３．３４に入力され、ここですべ
て正極性の信号２４ａ、２５ａに変換される。次に、こ
の両方の信号２４ａ、２５ａは加算器３５で加算され、
第８図に示したものと同様の出力信号２６を得る。さら
に、この出力信号２６を符号検出回路３７に入力し、入
力クロック２７のタイミングにて動作させる。この符号
検出回路３７は入力信号が°゛１”から０”になる点を
検出し、その検出した出力信号２８を得る動作を行う。

さらに、この出力信号２８と、符号検出回路３７の入力
信号２６とを演算回路３８にて加算すると、復号化出力
２９が出力端子３９に出力される。

なお、上記実施例では、第１図における入力データ１１
を１ビツト遅延するのに、メモリ回路３を用いた場合を
示したが、遅延回路を用いてもよく、上記実施例と同様
の効果を奏する。

また、上記実施例の符号検出回路３７はメモリ回路や遅
延回路で構成することもでき、上記実施例と同様の効果
を奏する。

［発明の効果］ 以上のように、この発明によれば、符号化回路に設けた
極性切替回路により、入力データの符号が０″゛から”
　１　”に変化するビットに対しては”　＋　−”の両
極性符号出力を出力し、″ｌ°”から０°゛に変化する
ビットに対しては、　−＋”の両極性符号出力を出力す
るように構成したので、伝送符号がバイポーラ符号にか
かわらず、同符号の入力データが続いても、直流分の抑
圧、ゆらぎの発生防止が可能となり、さらにタイミング
情報の抽出を確実、容易に行えるものが得られる効果が
ある。

【図面の簡単な説明】

第１図はこの発明の一実施例による符号化復号化装置の
符号化回路を示すブロック接続図、第２図は第１図の符
号化復号化装置の復号化回路を示すブロック接続図、第
３図は第１図に示す回路各部の信号波形を示すタイミン
グチャート、第４図は第２図に示す回路各部の信号波形
を示すタイミングチャート、第５図は従来の符号化復号
化装置の符号化回路を示すブロック接続図、第６図は第
５図の符号化復号化装置の復号化回路を示すブロック接
続図、第７図は第５図に示す回路各部の信号波形を示す
タイミングチャート、第８図は第６図に示す回路各部の
信号波形を示すタイミングチャートである。 ３は遅延回路（メモリ回路）、４は演算回路、５は出力
符号判定回路、６Ａは橿性切替回路、３２は極性分離回
路、３３．３４は単極性変換器（比較器）、３５は加算
器、３７は符号検出回路、３８は演算回路。 なお、図中、同一符号は同一、又は相当部分を示す。 ４、′ＪＩ算回語 第２図 ３８：＊鼻口語 第４図 第 ３図 （２つ） 第 図 第 図 第 図

Claims (1)

【特許請求の範囲】
1. 入力データをクロックの１ビット分遅延する遅延回路と
   、この遅延回路の出力と上記入力データとの差をとる演
   算回路と、この演算回路の出力の符号が“１”か“０”
   かを判定する出力符号判定回路と、この出力符号判定回
   路の出力に従って上記遅延回路の出力の極性切替えを行
   って符号化出力を出力する極性切替回路と、上記符号化
   出力を伝送系を介して入力し、正極性、負極性の信号に
   分離する極性分離回路と、この極性分離回路の分離出力
   をそれぞれ単極性の信号に変換する単極性変換器と、こ
   の単極性変換器が出力する単極性の信号を加算する加算
   器と、この加算器の出力の符号検出を行う符号検出回路
   と、この符号検出回路の入出力を加算して復号化する演
   算回路とを備えた符号化復号化装置において、上記極性
   切替回路は、上記入力データの符号が“０”から“１”
   に変化するビットに対しては“＋−”の両極性符号出力
   を出力し、“１”から“０”に変化するビットに対して
   は“−＋”の両極性符号出力を出力するようにしたこと
   を特徴とする符号化復号化装置。