JPS625734A

JPS625734A - バイポ−ラエラ−を含むバイポ−ラ信号発生方法及びその装置

Info

Publication number: JPS625734A
Application number: JP14351685A
Authority: JP
Inventors: Fujio Sugata; 菅田　富士雄; Tetsuo Kubota; 窪田　哲郎
Original assignee: Anritsu Corp
Current assignee: Anritsu Corp
Priority date: 1985-06-30
Filing date: 1985-06-30
Publication date: 1987-01-12
Also published as: JPH0320166B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、ノ々イボーラルールエラーを含んだバイポー
ラ信号発生方法およびその装置に関するものである。

（従来の技術）伝送符号形式、例えばＢ３ＺＳコードのバイポーラ信号
は、データ伝送に際し、連続した論理「０」の信号をな
くすために、３連続した論理ｒＯＪの信号に対して３番
目の論理「０」の信号を論理「１」（以下単にｒｌ」、
ｒｏｌの如く記載する）の信号にし、かつデータ信号と
区別するため、信号のノ々イポーラルールをみだし、該
「１」の信号をその前のノ々イなるよう、データ信号の
直後に「１」の付加ビット信号Ｂを付加するノ９イポー
ラ信号である。

従って「０」の信号が３ビツト連続する場合「Ｂ。

０、ＶＪ又はｒＯ，Ｏ，ＶＪに変換される。ここでＢは
バイポーラルールに従ったパルスであり、Ｖはバイポー
ラルールに反したパルスである。ＢはＶパルス間のマー
ク、すなわち「１」の信号が奇数となるように挿入され
る。

ＰＯＭ通槽が発達するにつれ、伝送路の途中等で発生す
るビットエラーに対し各機器が該ビットエラー全検出し
、該ビットエラーを自動的に訂正する機能を持つように
なってきている。そこで伝送路の途中等で発生したビッ
トエラーを検出し訂正する機能が正常に動作するか否か
を試験するために、故意にエラーを含んだパターン信号
を発生する装置が必要となる。また、ＰＯＭ通信の測定
器等で送信部と受信部とが分れている場合、受信部が正
常に作動しているかどうかを調べるため、まず送信部側
からのエラーを含まない信号の状態で受信部がエラーが
ないという表示を行うか、また送信部側から成る一定の
割合で信号の誤りを挿入したとき、すなわちノζイポー
ラエラーを発生させたとき、受信部がその信号の誤りを
正常に表示できるかどうかを測定する測定器が必要とな
る。すなわち送信側と受信側との各作動試験を行うため
に、故意にエラーを含んだパターン信号を発生する測定
器が必要となる。

従来、例えば上記説明のＢ３ＺＳコードの正規のバイポ
ーラ信号発生装置は、第６図に示された回路構成が用い
られており、第７図にそのタイムチャートが示されてい
る。

第６図において１１けデータ信号入端子、１２はクロッ
ク入力端子、１３ないし１８はシフトレジスタ、１９．
２０はクリップフロップ回路、２１ないし２３は７７２
回路、２４ないし２６はオア回路、２７はノア回路、２
８はインバータ、２９はユニポーラ−バイポーラ変換回
路である。

第７図のタイムチャートを用いて簡単に説明すると次の
とおりである。すなわち、データ信号入力端子１１に入
力されたユニポーラディジタルデータ信号の内、シフト
レジスタ１３　、１４　、１５゜オア回路２４及びノア
回路２７によって３ビツト連続したｒＯＪが検出され、
この３ビツト連続した「０」の第３番目の位置にノア回
路２７から出力されるバイオレーシヨン信号Ｖが挿入さ
れる。アンド回路２１は前記バイオレーシヨン信号Ｖ間
に到来する［１ｊの個数が奇数か偶数かを判別しており
、偶数のとき付加ビット信号Ｂを出力する。そしてこの
付加ビット信号Ｂはシフトレジスタ１５の出力とオア回
路２５で加えられ、オア回路２５の出力にはバイオレー
ション信号■と付加ビット信号Ｂとを含むユニポーラデ
ィジタルデータ信号となる。シフトレジスタ１６から出
力する上記バイオレーション信号Ｖと付加ビット信号Ｂ
とを含むユニポーラディジタルデータ信号は、フリツプ
フロツプ回路２０と７７２回路２２．２３とによって極
性振り分けが行われる。この極性振り分けされたアンド
回路２２．２３の出力がユニポーラーノζイポーラ変換
回路２９へ加えられると、Ｂ３ＺＳコード化された）々
イポーラ信号が出力してくる。

ノ々イポーラエラー信号を故意に挿入する従来のバイポ
ーラ信号発生装置は、第８図に示された回路構成が用い
られていた。すなわち第８図において、ユニポーラディ
ジタルデータ信号がコード変換回路５１に入力され、バ
イオレーション信号ｖと付加ビット信号Ｂとを含んだユ
ニポーラディジタルデータ信号にコード変換される。こ
のコード変換されたユニポーラディジタルデータ信号は
、ユニボーラーノぐイボーラ変換回路５２によってバイ
プーラ信号に変換されるとともに１工ラー信号によりバ
イポーラエラーが発生させられる。ところでユニボーラ
ーパイボージ変換回路５２に入力するエラー信号はユニ
ポーラディジタルデータ信号のノゼターンに関係なく入
力されるようになっているため、第３図（１）に示され
ているようにバイポーラエラー信号となるべきエラー信
号Ｅが一定間隔Ｔ。、例えば１０　ビットに１回の如く
周期的にコード変換されたノ々イポーラ信号に入力され
ていた。

（発明が解決しようとする問題点）そのため、バイポーラエラーを含んだバイポーラ信号を
受信した受信部が、該バイポーラ信号を逆変換したとき
、バイポーラエラーが検出されずに正規のデータのノ々
イポーラ信号と見なされる事態が発生し、送信部と受信
部とでは異った結果を生じる欠点があった。

第２図ＣＩ）はその具体例を示しており、例えばＢ３Ｚ
Ｓコードにおいて、第２図（１）の（イ）に示された如
くパターンｒｌ、Ｏ，ＩＪの第３番目の「１」のビット
位置にバイポーラエラーを発生させるエラー信号Ｅが機
械的に挿入されると、ユニボーラーノ々イボーラ変換回
路５２から出力するノゼターンは第２図（１）の（ロ）
に示されたように第３番目のビット「１」が第１番目の
ビット「１」と同極性の信号となって出力してくる。こ
のパターンの信号を受信部が受信したとき、第１番目の
ビット「１」を上記説明の付加ビット信号Ｂ１第３番目
のビット「１」ヲバイオレーション信号ＶとするＢ３Ｚ
Ｓコードのデータパターンと判断（第２番目のビット「
０」は当然ｒＯＪと判断しているのでｒＢ、Ｏ，ＶＪの
データパターンと判断し、ｒｏ、Ｏ，ＯＪと誤った逆反
換してしまう。

本発明は上記の欠点を解決することを目的としており、
偽りのコード変換ノゼターンを生じないビット位置（特
定のノゼターン位置ンに〕々イボーラエラーを発生させ
、データと故意に挿入され九ノ々イボーラエラーとが受
信部で明確に識別され得るバイポーラエラーを含むノ々
イポーラ信号発生方法及びその装置を提供することを目
的としている。

（問題点、を解決するための手段）そのため本発明のバイポーラエラーを含むバイポーラ信
号発生方法及びその装置は論理ｒＯＪ、ｒｌＪから成る
ユニポーラディジタルデータ信号からバイオレーシヨン
信号の論理「１」を含んだユニポーラパルス列にコード
変換する変換回路と、該コード変換されたユニポーラパ
ルス列の相隣るビットが共に論理「１」であることを判
定する判定回路と、ノ々イポーラエラー信号を発生させ
るためのパルスを発生するパルス発生回路と、該パルス
発生回路からのパルスを保持する保持回路と、前記判定
回路の出力と前記保持回路の出力とが一致したときバイ
ポーラエラーを発生させるべきパルスを出力するととも
に、前記保持回路をリセットするゲート回路と、前記ユ
ニポーラパルス列を所定の符号則変換規則に従ってバイ
ポーラ信号に変換するとともに、ゲート回路の出力を受
けたときはノ々イポーラエラーを発生させるユニポーラ
−バイポーラ変換回路とを備え、論理「Ｏ」、「１」か
らなるユニポーラディジタルデータ信号からバイオレー
シヨン信号の論理「１」ヲ含んだユニポーラパルス列を
得てバイポーラ信号を出力するとともに、バイポーラエ
ラーを受けて、前記ユニポーラパルス列の相隣るビット
が共に論理「１」になったときに当該相隣るビットの第
２番目の「１」のビット位置に前記バイポーラエラーを
発生させるようにしたことを特徴としている。以下図面
を参照しながら本発明の一実施例を説明する。

（実施例）第１図は本発明の一実施例構成全示しており、１は判定
回路、２はシフトレジスタ、３は「１，１」検出回路、
４はパルス発生回路、５は保持回路、６はゲート回路、
７は変換回路、８はユニポーラ−バイポーラ変換回路を
表わしている。

判定回路１は当該判定回路１に入力する変換回路７から
抽出された相隣るビットがｒｌ、ＩＪであることをｒｌ
、ＩＪ検出回路３で検出している。ここで前記説明のバ
イオレーション信号■モ「１」に含まれる。この変換回
路７からの相隣るビットが「１，１」であるときには、
判定回路１は「１」を出力する。一方パルス発生回路４
は、例えばユニポーラディジタルデータ信号の到来ビッ
トに対し１０４ごとに１個或いは５×１０　ごとに１個
の如く一定の間隔で周期的にパルスを発生する。この、
＜ルス発生回路４で発生したパルスが後に説明する故意
に発生させたバイポーラエラーとなる。

パルス発生回路４で発生したパルス、すなわちエラー信
号は、例えばクリップ７０ツゾ回路などの保持回路５で
保持され、上記説明の変換回路７から抽出された相隣る
ビットが共に「１」、すなわちｒｌ、１」のとき、シフ
トレジスタ２で遅延され、ゲート回路６を介してユニボ
ーラーノ々イポーラ変換回路８へ入力する。ゲート回路
６から出力するエラー信号の出力タイミングは、判定回
路１が出力する「１」全条件として、すなわち変換回路
７から抽出された相隣るビットがｒｌ、ＩＪであるとき
ゲート回路６のゲートを開き、保持回路５に保持されて
いるエラー信号を出力する。従ってパルス発生回路４か
ら発生するノ々イボーラエラーを発生させるエラー信号
Ｅは、従来の第３図（１）のように一定周期Ｔ。で発生
していても、ノ々イボーラエラーが発生するタイミング
は、到来するユニポーラディジタルデータ信号のパター
ンによって第３図（ｎ）のように変動する。なおゲート
回路６から出力するエラー信号は保持回路５に作用して
当該保持回路５をリセットさせ、パルス発生回路４が発
生する次のパルスを受は入れる態勢を整える。

変換回路７はエラー信号とユニポーラディジタルデータ
信号とを受けて、バイオレーション信号Ｖ及び付加ビッ
ト信号Ｂとを含んだ所定の符号則変換規則に従ったユニ
ポーラディジタル信号に変換する。そしてこの変換され
たユニポーラディジタル信号はユニポーラーノ々イボー
ラ変換回路８でノ々イボーラ信号に変換される。

ここで、バイポーラエラーを発生させるべきビット位置
について説明する。

ユニポーラディジタルデータ信号の相隣るビットがｒｌ
　、１」と「１」が２つ連続したとき、このユニポーラ
ディジタルデータ信号が正常のノ々イポーラ信号に変換
されるときには、第１番目のビット「１」と第２番目の
ビット「１」とは極性を異にするバイポーラ信号となる
。今仮りに、第２番目のビット「１」が第１番目のビッ
ト「１」と同極性のノ々イボーラ信号に変換されていた
とすれば、この第２番目のビット「１」のバイポーラ信
号は明らかにノ々イポーラルールに違反した信号である
。バイポーラ信号でノ々イボーラルールに違反すること
を認められているのは、前記で説明したバイオレーシヨ
ン信号Ｖに限られる。しかもこのバイオレーシヨン信号
ｖの直前のビットはｒＯＪでなければならない。

バイオレーション信号Ｖの直前のビット「０」と、この
ビット「Ｏ」の前に連続して存在するｎ（ｎはＯを含む
整数）ビットのｒＯＪと、このビット「０」の前に存在
しかつバイオレーション信号■と同極性の「１」のビッ
トとの存在により、該「１」のビットが付加ビット信号
Ｂであるときには、コード変換されたバイポーラ信号は
該「１」のビットからバイオレーション信号■のビット
に至るまですべて「０」を意味するパターンのデータ信
号である。また該「１」のビットが付加ビット信号Ｂで
ないときには、コード変換された／々イボーラ信号は該
「１」のビットの次のｒＯＪのビットからバイオレーシ
ョン信号■のビットに至るまですべて「０」全意味する
パターンのデータ信号である。

従って、ユニポーラディジタルデータ信号の相隣るビッ
トがｒｌ、ＩＪと「１」が２つ連続する第２番目のビッ
ト「１」の位置にバイポーラルールに違反するバイポー
ラエラーを発生させる、すなわち第２番目のビット「１
」を第１番目のビット「１」と同極性にすることによシ
、受信側ではノ々イポーラルールに違反したバイポーラ
エラーをバイオレーション信号Ｖと区別して、またパタ
ーンのデータ信号と誤再生されることなく検出すること
ができる。なお、バイポーラエラーを発生させる位置は
ユニポーラディジタルデータ信号の相隣るビットがｒ　
１’　、　Ｉ　Ｊと「１」が２つ以上連続するときは、
第２番目以後のいずれか１つのビットの位置であって、
ゲート回路６がエラー信号を出力した位置であればよい
。このことはコード変換される一般的なコード、例えば
Ｂ３Ｚ８コード、Ｂ６Ｚ８コード等について適用される
。

第２図（Ｉｆ）はＢ３ＺＳコードでバイポーラエラーを
発生する位置を示しており、第２図（ｎ）の（インは）
々イボーラエラーが発生させられる前の正常なノ々イポ
ーラ信号である。第２図（Ｉｆ）の（ロ）では第３番目
のビットに／々イボーラルールに違反するバイポーラエ
ラーが発生されており、受信側がこのビット列を受信し
たとき、第２番目と第３番目の「１」が同極性であるこ
とから、受信側では第２図（ｎ）の（ハ）に示された斜
線の第３番目の「１」のビットはバイポーラエラーの信
号であることを検出する。

第４図はＢ３Ｚ８コードでバイポーラエラーを故意に発
生させる具体的回路の一実施例構成を示しており、１１
ないし２９は既に説明した第６図のを保持するエラーパ
ルス挿入回路３０と、アンド回路３４．３５が追加され
たものである。エラーパルス挿入回路３０はシフトレジ
スタ３１．フリップフロップ回路３２及びナンド回路３
３で構成されており、ユニポーラディジタルデータ信号
の到来ビットに対し、例えば１０４ごとに１個或いは５
　Ｘ　１０’ごとに１個の如く一定の間隔で周期的にト
リガ端子３６に入力するトリガによって、フリップフロ
ップ回路３２はバイポーラエラーと々るべきエラー信号
を発生させる態勢を整える。ナンド回路３３はデータ信
号入力端子１１に入力するユニポーラディジタルデータ
信号のｒｌ、ＩＪ及びバイオレーシヨン信号■　　゛　
　１　　　　　の挿入によるｒｌ　、ＩＪを検出してお
り、この「１」が連続したとき当該ナンド回路３３のゲ
ートを開き、フリップフロップ回路３２からの「１」を
通し、ノ々イボーラエラーを発生させるべきエラー信号
Ｅを出力する。このエラー信号Ｅはシフトレジスタ３１
でシフトされ、アンド回路３４．３５に入力するととも
に、該シフトレジスタ３１の反転出力はフリップフロッ
プ回路３゛２をリセットするように構成されている。

第５図（１）、（Ｉｔ）は第４図のタイムチャートであ
り、第５図（１）はデータ信号入力端子に入力するユニ
ポーラディジタルデータ信号がｒｌ、ＩＪと「１」が２
つ連続する第２番目の「１」の位置に、ノζイボーラエ
ラーを発生させる場合を示しており、第５図（ＩＩ）は
バイオレーシヨン信号ＶによってｒＶ、１」と変換され
た「１」の位置にノ々イポーラエラーを発生させる場合
を示している。

第５図（１）のタイムチャートにおいて、データ信号入
力端子１１に入力されたユニポーラディジタルデータ信
号の内、シフトレジスタ１３　、１４゜１５、オア回路
２４及びノア回路２７によって３ビツト連続した「０」
が検出され、この３ビツト連続したｒＯＪの第３番目の
位置にノア回路２７から出力されるバイオレーシヨン信
号ｖが、シフトレジスタ１５の出力に挿入されている。

今、例えば第７番目のクロック時にトリガ端子３６にト
リガ信号が入ると、第９番目のクロック時にバイポーラ
エラーを発生させるべきエラー信号Ｅがナンド回路３３
から出力され、シフトレジスタ３１によって該バイポー
ラエラーを発生させるべきエラー信号Ｅが１クロツク遅
延させられる。

一方、アンド回路２１は前記バイオレーション信号７間
に到来する「１」の個数が奇数か偶数かを判別しておシ
、エラーパルス挿入回路３０からバイポーラエラーを発
生させるべきエラー信号Ｅが出力されたときに限り、上
記バイオレーション信号７間に到来する「１」の個数を
ｒ−ＩＪ［、た上で、その個数が奇数か偶数かを判別す
る。このようにしてバイオレーション信号７間に到来す
る「１」の個数が偶数のとき、アンド回路２１は付加ビ
ット信号Ｂを出力する。そしてこの付加ビット信号Ｂは
、オア回路２５でシフトレジスタ１５の出力に加えられ
る。シフトレジスタ１６から出力する上記バイオレーシ
ョン信号Ｖと付加ビット信号Ｂとを含むユニポーラディ
ジタルデータ信号は、フリップフロップ回路２０とアン
ド回路２２．２３とによって極性振シ分けが行われる。

エラーパルス挿入回路３０から）々イポーラエラーを発
生させるべきエラー信号Ｅが出力されているときには、
次のように極性振シ分けが行われる。すなわち、バイポ
ーラエラーを発生させるべきエラー信号Ｅの該当クロッ
ク時、すなわち第１１番目のクロック時にアンド回路３
５の出力によって、直前の極性振シ分けと同一の極性振
り分けが行われ、アンド回路２３からバイポーラエラー
信号Ｂｒが出力される。従って極性振り分けされたアン
ド回路２２゜２３の出力をユニポーラーノ々イボーラ変
換回路２９へ加えると、第１０．１１番目のクロック時
に同極性の「１」の信号が出力される。第１１番目のク
ロック時に出力される「１」の信号は、故意に発生させ
九ノ々イボーラエラー信号Ｂｒである。シフトレジスタ
１３の出力において、「１」が２つ連続して「１，１」
である第７，８番目のクロック時におけるデータ信号「
１，１」の第２番目の「１」の位置にバイポーラエラー
が発生させられたことが示されている。

第５図（ｎ）のタイムチャートにおいて、バイオレーシ
ョン信号■、付加ビット信号Ｂの挿入は。

第５図（１）の場合と同様である。シフトレジスタ１５
の出力においては第６番目と第１５番目のクロック時に
／々イオレーション信号Ｖがそれぞれ挿入され、ｒＶ、
１」となる。すなわち「１」が２つ連続するｒ　］、　
、　Ｉ　ＪＱ形に変換される。

今、例えば第３番目のクロック時にトリガ端子３６から
トリガ信号が入っているものとすると、第６番目のクロ
ック時にノ々イボーラエラーを発生させるべきエラー信
号Ｅがカフ２回路３３から出力され、シフトレジスタ３
１によって該バイポーラエラーを発生させるべきエラー
信号Ｅが１クロツク遅延させられてエラーパルス挿入回
路３０から出力してくる。

一方、上記説明の如くバイポーラエラーを発生させるべ
きエラー信号Ｅがエラーパルス挿入回路３０から出力さ
れたとき、７７１回路２１はバイオレーシヨン信号Ｖ間
に到来する「１」の個数からｒ−ＩＪした数が偶数か奇
数かを判別しているから、ノア回路２７から出力される
バイオレーシヨン信号Ｖ間には付加ビット信号Ｂが挿入
されていない。

そして、６イオレ一シヨン信号Ｖ間での極性振り分けの
際、エラーパルス挿入回路３０からバイポーラエラーを
発生させるべき信号Ｅが出力されているので、第８番目
のクロック時にアンド回路２２から直前のバイオレーシ
ョン信号Ｖと同極性のノｑイボーラエラー信号Ｅｒが出
力される。従って極性撮り分けされたアンド回路２２．
２３の出力をユニボーラーノ々イボーラ変換回路２９へ
加えると、第７．８番目のクロック時に同極性の「１」
の信号が出力されてくる。第８番目のクロック時に出力
される「１」の信号は、故意に発生させられたバイポー
ラエラーである。シフトレジスタ１３の出力において、
第４，５番目のクロック時におけるデータ信号ｒｏ、１
」の「０」がバイオレーション信号Ｖに変換されて「１
」となり、「１」が２つ連続してｍｌ、ＩＪとなった、
すなわちｒＶ、ＩＪとなった第２番目の「１」の位置に
ノ々イボーラエラーが発生させられている。

なお、パルス発生回路４の出力するパルスは任意の間隔
であってもよい。

（発明の効果）以上説明した如く、本発明によれば、偽りのコード変換
を生じない特定のパターンのビット位置にノ々イボーラ
エラーが発生させられ、データと故意に挿入されたバイ
ポーラエラーとが受信部で明確に識別され得るバイポー
ラエラーを含むバイポーラ信号を発生させることができ
る。そして本発明はＢ３ＺＳコードのみならずＢ６ＺＳ
コード等の他のり換コードにおいてもノ々イポーラエラ
ーを含むノ々イボーラ信号を発生させることが可能であ
る。

【図面の簡単な説明】

第１図は本発明の一実施例構成、第２図はバイポーラエ
ラー信号を発生すべきビット位置を説明しているタイム
チャート、第３図はバイポーラエラー信号の発生タイミ
ングを説明しているタイムチャート、第４図はＢ３Ｚ８
コードにおける本発明の一実施例回路構成、第５図ＣＩ
）、（ｎ）は第４図の動作タイムチャート、第６図は従
来の８３ＺＳコードのノ々イボーラ信号を発生させるバ
イポーラ信号発生装置の回路構成、第７図は第６図の動
作タイムチャート、第８図は従来のノ々イポーラエラー
を含むバイポーラ信号発生装置の構成例である。図中、１は判定回路、２はシフトレジスタ、３はｒｌ、
ＩＪ検出回路、４はパルス発生回路、５は保持回路、６
はゲート回路、１１はデータ信号入力端子、１２はクロ
ック入力勾子、１３ないし１８はシフトレジスタ、１９
．２０はフリップ７０ツプ回路、２１ないし２３はアン
ド回路、２４ないし２６はオア回路、２７はノア回路、
２゛８はインバータ、２９はユニポーラ−バイポーラ変
換回路、３０はエラーパルス挿入回路、３１はシフトレ
ジスタ、３２は７リツプフロツプ回路、３３はナンド回
路、３４．３５はアンド回路、５１はコード変換回路、
５２はユニポーラ−バイポーラ変換回路である。

Claims

【特許請求の範囲】

（１）論理「０」、「１」からなるユニポーラデイジタ
ルデータ信号からバイオレーシヨン信号の論理「１」を
含んだユニポーラパルス列を得てバイポーラ信号を出力
するとともに、バイポーラエラーを受けて、前記ユニポ
ーラパルス列の相隣るビットが共に論理「１」になつた
ときに当該相隣るビットの第２番目の「１」のビット位
置に前記バイポーラエラーを発生させるようにしたこと
を特徴とするバイポーラエラーを含むバイポーラ信号発
生方法。
（２）論理「０」、「１」から成るユニポーラデイジタ
ルデータ信号からバイオレーシヨン信号の論理「１」を
含んだユニポーラパルス列にコード変換する変換回路（
７）と；該コード変換されたユニポーラパルス列の相隣
るビットが共に論理「１」であることを判定する判定回
路（１）と；バイポーラエラー信号を発生させるための
パルスを発生するパルス発生回路（４）と；該パルス発
生回路からのパルスを保持する保持回路（５）と；前記
判定回路の出力と前記保持回路の出力とが一致したとき
バイポーラエラーを発生させるべきパルスを出力すると
ともに、前記保持回路をリセットするゲート回路（６）
と；前記ユニポーラパルス列を所定の符号則変換規則に
従つてバイポーラ信号に変換するとともに、ゲート回路
の出力を受けたときはバイポーラエラーを発生させるユ
ニポーラ−バイポーラ変換回路（８）とを備えたバイポ
ーラエラーを含むバイポーラ信号発生装置。