JPH0124456B2 - - Google Patents
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- JPH0124456B2 JPH0124456B2 JP22686482A JP22686482A JPH0124456B2 JP H0124456 B2 JPH0124456 B2 JP H0124456B2 JP 22686482 A JP22686482 A JP 22686482A JP 22686482 A JP22686482 A JP 22686482A JP H0124456 B2 JPH0124456 B2 JP H0124456B2
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- JP
- Japan
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- data
- code
- pulse train
- pulses
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- Prior art date
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- 238000013524 data verification Methods 0.000 claims description 22
- 238000001514 detection method Methods 0.000 claims description 7
- 230000005540 biological transmission Effects 0.000 description 19
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000008054 signal transmission Effects 0.000 description 4
- 238000012795 verification Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4902—Pulse width modulation; Pulse position modulation
Landscapes
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は信号送受信方法に関するものであつ
て、特にデータ信号の補正を行つて正しいデータ
信号を迅速に得る方法に係るものである。
て、特にデータ信号の補正を行つて正しいデータ
信号を迅速に得る方法に係るものである。
従来の信号伝送装置は、データをデータ信号
「０」，「１」に変えて伝送する際に「０」または
「１」を表わすのに１個のパルスを用いて、その
パルス巾を「０」，「１」に応じて変えて行う方法
と、同一巾のパルスを複数個使用して「０」や
「１」をパルス数の数量変化に変えて行う方法と
があつた。前者の方法は、伝送中あるいは送信の
後にパルス波形が外乱等によりくずれると唯一の
パルスがくずれて正常巾のパルスが全く存在しな
い状態となつて正しいデータ信号に補正しきれな
かつた。また、後者の場合には、若干数のパルス
がくずれてもデータの区別をしやすく各データを
表現するパルス数に大きな数的差を与えるので多
数のパルスの検定が必要となつて送受信時間が長
くなる欠点があつた。
「０」，「１」に変えて伝送する際に「０」または
「１」を表わすのに１個のパルスを用いて、その
パルス巾を「０」，「１」に応じて変えて行う方法
と、同一巾のパルスを複数個使用して「０」や
「１」をパルス数の数量変化に変えて行う方法と
があつた。前者の方法は、伝送中あるいは送信の
後にパルス波形が外乱等によりくずれると唯一の
パルスがくずれて正常巾のパルスが全く存在しな
い状態となつて正しいデータ信号に補正しきれな
かつた。また、後者の場合には、若干数のパルス
がくずれてもデータの区別をしやすく各データを
表現するパルス数に大きな数的差を与えるので多
数のパルスの検定が必要となつて送受信時間が長
くなる欠点があつた。
本発明の目的は、正しいデータ信号を短い時間
で得られる信号伝送方法を提供することにある。
で得られる信号伝送方法を提供することにある。
本発明は、送信するデータが「０」である場合
に、３個以上の同一巾のパルスからなるパルス列
を出力するための「０」符号作成手段と、送信す
るデータが「１」である場合に、前記パルスの巾
とは異なる巾であつて、この異なる巾と同一巾の
３個以上のパルスからなるパルス列を出力するた
めの「１」符号作成手段と、前記「０」符号作成
手段および前記「１」符号作成手段の出力を送信
するためのドライバと、受信パルス列中のそれぞ
れのパルス巾を計測してそのパルス巾が前記
「０」を構成するパルスである場合はその旨出力
する「０」符号チエツク手段と、同じく前記それ
ぞれのパルスの巾を計測してその巾が前記「１」
を構成するパルスである場合はその旨出力する
「１」符号チエツク手段と、前記「０」符号チエ
ツク手段の出力を計数し、規定時間内のその計数
が前記「０」符号作成手段のパルス列のパルス数
の半分を超える所定数以上である場合に正データ
として「０」を出力し、所定数未満である場合に
誤データであることを出力する「０」データ検定
手段と、前記「１」符号チエツク手段の出力を計
数し、規定時間内にその計数値が前記「１」符号
作成手段のパルス列のパルス数の半分を超える所
定数以上である場合に正データとして「１」を出
力し、所定数未満である場合に誤データであるこ
とを出力する「１」データ検定手段と、前記
「０」データ検定手段、前記「１」データ検定手
段が出力している正データを順次登録するレジス
タと、前記「０」データ検定手段、前記「１」デ
ータ検定手段がそれぞれ誤データを示す信号を出
力した場合に受信パルス列のデータがエラーであ
ることを出力するエラー検出手段と、からなるこ
とを特徴とする。
に、３個以上の同一巾のパルスからなるパルス列
を出力するための「０」符号作成手段と、送信す
るデータが「１」である場合に、前記パルスの巾
とは異なる巾であつて、この異なる巾と同一巾の
３個以上のパルスからなるパルス列を出力するた
めの「１」符号作成手段と、前記「０」符号作成
手段および前記「１」符号作成手段の出力を送信
するためのドライバと、受信パルス列中のそれぞ
れのパルス巾を計測してそのパルス巾が前記
「０」を構成するパルスである場合はその旨出力
する「０」符号チエツク手段と、同じく前記それ
ぞれのパルスの巾を計測してその巾が前記「１」
を構成するパルスである場合はその旨出力する
「１」符号チエツク手段と、前記「０」符号チエ
ツク手段の出力を計数し、規定時間内のその計数
が前記「０」符号作成手段のパルス列のパルス数
の半分を超える所定数以上である場合に正データ
として「０」を出力し、所定数未満である場合に
誤データであることを出力する「０」データ検定
手段と、前記「１」符号チエツク手段の出力を計
数し、規定時間内にその計数値が前記「１」符号
作成手段のパルス列のパルス数の半分を超える所
定数以上である場合に正データとして「１」を出
力し、所定数未満である場合に誤データであるこ
とを出力する「１」データ検定手段と、前記
「０」データ検定手段、前記「１」データ検定手
段が出力している正データを順次登録するレジス
タと、前記「０」データ検定手段、前記「１」デ
ータ検定手段がそれぞれ誤データを示す信号を出
力した場合に受信パルス列のデータがエラーであ
ることを出力するエラー検出手段と、からなるこ
とを特徴とする。
以下、本発明の一実施例を第１図〜第４図によ
り説明する。第１図に、本信号伝送装置における
送信回路を示す。データレジスタ１は、外部から
のパラレルデータを取り込み保持する。データレ
ジスタ１の内容をシリアルに伝送するためにデー
タレジスタ１の内容が送信レジスタ３に転送され
る。転送のタイミングは、タイミング回路２によ
り外部パラレルデータをシリアルデータに変換す
る最初に与えられる。タイミング回路２は、デー
タレジスタ１の内容を送信レジスタ３に移すと、
スタート信号作成回路４にタイミングを与える。
スタート信号作成回路４は、このタイミングで、
スタート信号２２を送信用クロツク９の時間に応
じたシリアル列としてゲートドライバ回路１０に
転送し、外部に出力する。タイミング回路２は、
スタート信号２２が送り出された後、送信レジス
タ３へタイミングを与えてレジスタ内のデータを
１個「０」，「１」判定回路６へ送る。第２図に送
信レジスタ３内のデータの一例を示す。
り説明する。第１図に、本信号伝送装置における
送信回路を示す。データレジスタ１は、外部から
のパラレルデータを取り込み保持する。データレ
ジスタ１の内容をシリアルに伝送するためにデー
タレジスタ１の内容が送信レジスタ３に転送され
る。転送のタイミングは、タイミング回路２によ
り外部パラレルデータをシリアルデータに変換す
る最初に与えられる。タイミング回路２は、デー
タレジスタ１の内容を送信レジスタ３に移すと、
スタート信号作成回路４にタイミングを与える。
スタート信号作成回路４は、このタイミングで、
スタート信号２２を送信用クロツク９の時間に応
じたシリアル列としてゲートドライバ回路１０に
転送し、外部に出力する。タイミング回路２は、
スタート信号２２が送り出された後、送信レジス
タ３へタイミングを与えてレジスタ内のデータを
１個「０」，「１」判定回路６へ送る。第２図に送
信レジスタ３内のデータの一例を示す。
送信レジスタ３は、タイミング回路２からのタ
イミング信号を受けるごとに、例えば、本例にお
いては、右から順に１→０→１→……→１→０→
１→１のように「０」，「１」判定回路６へ出力す
るものである。
イミング信号を受けるごとに、例えば、本例にお
いては、右から順に１→０→１→……→１→０→
１→１のように「０」，「１」判定回路６へ出力す
るものである。
「０」，「１」判定回路６は、送信レジスタ３よ
り送られてきた１個のデータが０か１かのいずれ
かによつて後段の「０」符号作成回路７もしくは
「１」符号作成回路８を起動する。「０」符号作成
回路７又は「１」符号作成回路８は、タイミング
回路２のタイミング信号を受け、第４図に示すよ
うなパルス列を送信用クロツク９を基に作成し、
ゲート−ドライバ回路１０に出力し外部にシリア
ル列として出力する。
り送られてきた１個のデータが０か１かのいずれ
かによつて後段の「０」符号作成回路７もしくは
「１」符号作成回路８を起動する。「０」符号作成
回路７又は「１」符号作成回路８は、タイミング
回路２のタイミング信号を受け、第４図に示すよ
うなパルス列を送信用クロツク９を基に作成し、
ゲート−ドライバ回路１０に出力し外部にシリア
ル列として出力する。
送信レジスタ３内の1BiTのデータが上記のよ
うに送り出されると、タイミング回路２は送信レ
ジスタ３内の次の1BiTを上記同様「０」，「１」
判定回路６へ出力し、次々とシリアル列として外
部に出力してゆく。
うに送り出されると、タイミング回路２は送信レ
ジスタ３内の次の1BiTを上記同様「０」，「１」
判定回路６へ出力し、次々とシリアル列として外
部に出力してゆく。
送信レジスタ内のデータが、全て出力される
と、タイミング回路２はエンド信号作成回路５を
起動して送信クロツクの時間に応じたエンド信号
を、エンド信号作成回路５より出力させる。
と、タイミング回路２はエンド信号作成回路５を
起動して送信クロツクの時間に応じたエンド信号
を、エンド信号作成回路５より出力させる。
上記のような手順により、データレジスタ１内
のパラレルデータとゲート−ドライバ回路１０よ
りシリアル信号として信号伝送する。
のパラレルデータとゲート−ドライバ回路１０よ
りシリアル信号として信号伝送する。
次に、第３図〜第６図を用い本発明の特徴であ
る、少ないパルス数でデータの良否を判別し、誤
り補正を行なう機構を説明する。
る、少ないパルス数でデータの良否を判別し、誤
り補正を行なう機構を説明する。
第１図の送信機で説明したように、第６図に示
すような信号列が受信機へ送信されてくる。第６
図において、２２はスタート信号、２３はデー
タ、２４はエンド信号を示す。
すような信号列が受信機へ送信されてくる。第６
図において、２２はスタート信号、２３はデー
タ、２４はエンド信号を示す。
第３図において、スタート検出回路１２は、シ
リアル信号の最初がスタート信号であることを検
出し、インターバルタイミング回路１５を起動す
る。インターバルタイミング回路１５は、一定の
時間ごとに入つてくる「０」，「１」のパルス列の
取り込みタイミングを与える。「０」符号チエツ
ク回路１３、および「１」符号チエツク回路１４
は、受信クロツク２５を受け「０」か「１」かの
符号をチエツクする。即ち、「０」符号チエツク
回路１３は入力されたパルスが「０」を構成する
パルスであれば、即ち、パルス巾がT1、休止期
間がT2であれば、「０」を構成するパルスである
ことを示す信号を出力する。一方、「１」符号チ
エツク回路１４は入力されたパルスが「１」を構
成するパルスであれば、即ち、パルス巾がT2、
休止期間がT1であれば、「１」を構成するパルス
であることを示す信号を出力する。
リアル信号の最初がスタート信号であることを検
出し、インターバルタイミング回路１５を起動す
る。インターバルタイミング回路１５は、一定の
時間ごとに入つてくる「０」，「１」のパルス列の
取り込みタイミングを与える。「０」符号チエツ
ク回路１３、および「１」符号チエツク回路１４
は、受信クロツク２５を受け「０」か「１」かの
符号をチエツクする。即ち、「０」符号チエツク
回路１３は入力されたパルスが「０」を構成する
パルスであれば、即ち、パルス巾がT1、休止期
間がT2であれば、「０」を構成するパルスである
ことを示す信号を出力する。一方、「１」符号チ
エツク回路１４は入力されたパルスが「１」を構
成するパルスであれば、即ち、パルス巾がT2、
休止期間がT1であれば、「１」を構成するパルス
であることを示す信号を出力する。
次に、「０」データ検定回路１６は「０」符号
チエツク回路１３の出力信号（「０」であること
を示す信号）を計数し、その計数値が規定時間
（「０」，「１」を構成する三つのパルスからなるパ
ルス列の期間）内に所定数（ここでは二つ）であ
れば、このパルス列のデータは「０」であると検
定する。一つのパルス列中のパルス巾が第４４図
の場合は、前記計数値は三つとなり「０」と認定
できる。一方、第５図の受信符号１のように伝送
路で雑音を受け一部のパルスがくずれた場合で
も、正規のパルスが所定数の２個あるので、この
パルス列は「０」であると認定できる。
チエツク回路１３の出力信号（「０」であること
を示す信号）を計数し、その計数値が規定時間
（「０」，「１」を構成する三つのパルスからなるパ
ルス列の期間）内に所定数（ここでは二つ）であ
れば、このパルス列のデータは「０」であると検
定する。一つのパルス列中のパルス巾が第４４図
の場合は、前記計数値は三つとなり「０」と認定
できる。一方、第５図の受信符号１のように伝送
路で雑音を受け一部のパルスがくずれた場合で
も、正規のパルスが所定数の２個あるので、この
パルス列は「０」であると認定できる。
一方、「１」データ検定回路１７も前記と同様
の機能があり、「１」符号チエツク回路１４の出
力信号を計数して、その計数値が前記規定時間内
に前記所定数あれば、このパルス列を「１」であ
ると認定する。
の機能があり、「１」符号チエツク回路１４の出
力信号を計数して、その計数値が前記規定時間内
に前記所定数あれば、このパルス列を「１」であ
ると認定する。
「０」データ検定回路１６はその計数値が前記
所定数未満である場合には受信データが「０」で
ないこと、即ち誤データであることを出力する。
所定数未満である場合には受信データが「０」で
ないこと、即ち誤データであることを出力する。
「１」データ検定回路１７はその計数値が前記
所定数未満である場合には受信データが「１」で
ないこと、即ち誤データであることを出力する。
所定数未満である場合には受信データが「１」で
ないこと、即ち誤データであることを出力する。
各検定回路１６，１７で、正しいデータと判定
された場合、それぞれのデータ「０」およびデー
タ「１」をデータレジスタ２１へセツトする。デ
ータレジスタ２１は、これら信号をインターバル
タイミング回路１５の発生するタイミング信号に
応じて捕えパラレル化する。
された場合、それぞれのデータ「０」およびデー
タ「１」をデータレジスタ２１へセツトする。デ
ータレジスタ２１は、これら信号をインターバル
タイミング回路１５の発生するタイミング信号に
応じて捕えパラレル化する。
エラー検出回路２０は、「０」データ検定回路
１６，「１」データ検定回路１７のそれぞれが誤
データであることを出力している場合に、受信デ
ータが正でないとしてデータレジスタ２１をリセ
ツトする。
１６，「１」データ検定回路１７のそれぞれが誤
データであることを出力している場合に、受信デ
ータが正でないとしてデータレジスタ２１をリセ
ツトする。
以上のように、本実施例によれば、1BiTのデ
ータに対し、３個のパルスの列でデータの誤り検
出および補正を行ない、短時間でデータの伝送を
行わせることができる。また、「０」，「１」でな
い場合にはそのことも認識できるものである。
ータに対し、３個のパルスの列でデータの誤り検
出および補正を行ない、短時間でデータの伝送を
行わせることができる。また、「０」，「１」でな
い場合にはそのことも認識できるものである。
以上の如く、本発明によれば、途中でパルス列
中に雑音で欠損したパルスを生じた状態になつて
も、欠損をまぬがれた正常巾のパルスの数によつ
てデータ「０」，「１」を認識しているので、パル
スの巾を変えた１個のパルスで伝送するのに比べ
て正しいデータ認識が行えてエラー数が減少し、
さらには各データごとにパルス列中の単一巾パル
スの数に大きな数的差を付けて伝送するのに比べ
て認識速度が早くなるという効果が得られる。ま
た、受信パルス列のデータが「０」，「１」のいず
れでない場合も認識できるので、誤データの受信
も防止できるものである。
中に雑音で欠損したパルスを生じた状態になつて
も、欠損をまぬがれた正常巾のパルスの数によつ
てデータ「０」，「１」を認識しているので、パル
スの巾を変えた１個のパルスで伝送するのに比べ
て正しいデータ認識が行えてエラー数が減少し、
さらには各データごとにパルス列中の単一巾パル
スの数に大きな数的差を付けて伝送するのに比べ
て認識速度が早くなるという効果が得られる。ま
た、受信パルス列のデータが「０」，「１」のいず
れでない場合も認識できるので、誤データの受信
も防止できるものである。
第１図は、本発明の一実施例による信号伝送装
置の送信機ブロツク図、第２図は、第１図の送信
レジスタ内のデータ例図、第３図は、本発明の一
実施例による受信機ブロツク図、第４図は、本発
明の一実施例で採用したパルス列説明図、第５図
は、第４図に示した符号「０」のパルス列のパル
ス欠損状態図、第６図は、本発明の一実施例にお
ける送受信データ例構成図である。 １……データレジスタ、２……タイミング回
路、３……送信レジスタ、４……スタート信号作
成回路、５……エンド信号作成回路、６……
「０」，「１」判定回路、７……「０」符号作成回
路、８……「１」符号作成回路、９……送信用ク
ロツク、１０……ゲート−ドライバ、１１……エ
ンド検出回路、１２……スタート検出回路、１３
……「０」符号チエツク回路、１４……「１」符
号チエツク回路、１５……インターーバルタイミ
ング回路、１６……「０」データ検定回路、１７
……「１」データ検定回路、２０……エラー検出
回路、２１……データレジスタ、２５……受信ク
ロツク、２２……スタート信号、２３……デー
タ、２４……エンド信号。
置の送信機ブロツク図、第２図は、第１図の送信
レジスタ内のデータ例図、第３図は、本発明の一
実施例による受信機ブロツク図、第４図は、本発
明の一実施例で採用したパルス列説明図、第５図
は、第４図に示した符号「０」のパルス列のパル
ス欠損状態図、第６図は、本発明の一実施例にお
ける送受信データ例構成図である。 １……データレジスタ、２……タイミング回
路、３……送信レジスタ、４……スタート信号作
成回路、５……エンド信号作成回路、６……
「０」，「１」判定回路、７……「０」符号作成回
路、８……「１」符号作成回路、９……送信用ク
ロツク、１０……ゲート−ドライバ、１１……エ
ンド検出回路、１２……スタート検出回路、１３
……「０」符号チエツク回路、１４……「１」符
号チエツク回路、１５……インターーバルタイミ
ング回路、１６……「０」データ検定回路、１７
……「１」データ検定回路、２０……エラー検出
回路、２１……データレジスタ、２５……受信ク
ロツク、２２……スタート信号、２３……デー
タ、２４……エンド信号。
Claims (1)
- 【特許請求の範囲】 １ 送信するデータが「０」である場合に、３個
以上の同一巾のパルスからなるパルス列を出力す
るための「０」符号作成手段と、 送信するデータが「１」である場合に、前記パ
ルスの巾とは異なる巾であつて、この異なる巾と
同一巾の３個以上のパルスからなるパルス列を出
力するための「１」符号作成手段と、 前記「０」符号作成手段および前記「１」符号
作成手段の出力を送信するためのドライバと、 受信パルス列中のそれぞれのパルス巾を計測し
てそのパルス巾が前記「０」を構成するパルスで
ある場合はその旨出力する「０」符号チエツク手
段と、 同じく前記それぞれのパルスの巾を計測してそ
の巾が前記「１」を構成するパルスである場合は
その旨出力する「１」符号チエツク手段と、 前記「０」符号チエツク手段の出力を計数し、
規定時間内のその計数値が前記「０」符号作成手
段のパルス列のパルス数の半分を超える所定数以
上である場合に正データとして「０」を出力し、
所定数未満である場合に誤データであることを出
力する「０」データ検定手段と、 前記「１」符号チエツク手段の出力を計数し、
規定時間内にその計数値が前記「１」符号作成手
段のパルス列のパルス数の半分を超える所定数以
上である場合に正データとして「１」を出力し、
所定数未満である場合に誤データであることを出
力する「１」データ検定手段と、 前記「０」データ検定手段、前記「１」データ
検定手段が出力している正データを順次登録する
レジスタと、 前記「０」データ検定手段、前記「１」データ
検定手段がそれぞれ誤データを示す信号を出力し
た場合に受信パルス列のデータがエラーであるこ
とを出力するエラー検出手段と、 からなる信号送受信装置。 ２ 特許請求の範囲第１項において、前記「０」
符号作成手段が出力するパルス列のパルス数と前
記「１」符号作成手段が出力するパルス列のパル
ス数とは同一であり、前記「０」データ検定手段
の前記所定数および前記規定時間は前記「１」デ
ータ検定手段の前記所定数および前記規定時間と
それぞれ同一であること、を特徴とする信号送受
信装置。 ３ 特許請求の範囲第１項において、前記エラー
検出手段は受信パルス列のデータがエラーである
と認識した場合に前記レジスタのデータをリセツ
トすること、を特徴とする信号送受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22686482A JPS59119949A (ja) | 1982-12-27 | 1982-12-27 | 信号送受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22686482A JPS59119949A (ja) | 1982-12-27 | 1982-12-27 | 信号送受信装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1202389A Division JPH01236749A (ja) | 1989-01-23 | 1989-01-23 | 信号送受信方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59119949A JPS59119949A (ja) | 1984-07-11 |
| JPH0124456B2 true JPH0124456B2 (ja) | 1989-05-11 |
Family
ID=16851762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22686482A Granted JPS59119949A (ja) | 1982-12-27 | 1982-12-27 | 信号送受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59119949A (ja) |
-
1982
- 1982-12-27 JP JP22686482A patent/JPS59119949A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59119949A (ja) | 1984-07-11 |
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