JPH0320166B2

JPH0320166B2 -

Info

Publication number: JPH0320166B2
Application number: JP14351685A
Authority: JP
Inventors: Fujio Sugata; Tetsuo Kubota
Original assignee: Anritsu Corp
Current assignee: Anritsu Corp
Priority date: 1985-06-30
Filing date: 1985-06-30
Publication date: 1991-03-18
Also published as: JPS625734A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、バイポーラルールエラーを含んだバ
イポーラ信号発生方法およびその装置に関するも
のである。

（従来の技術）伝送符号形式、例えばB3ZSコードのバイポー
ラ信号は、データ伝送に際し、連続した論理
「０」の信号をなくすために、３連続した論理
「０」の信号に対して３番目の論理「０」の信号
を論理「１」（以下単に「１」、「０」の如く記載
する）の信号にし、かつデータ信号と区別するた
め、信号のバイポーラルールをみだし、該「１」
の信号をその前のバイポーラ信号の極性と同極と
する。そして上記「１」の信号のバイオレーシヨ
ン信号Ｖどうしが逆極性になるよう、データ信号
の直後に「１」の付加ビツト信号Ｂを付加するバ
イポーラ信号である。

従つて「０」の信号が３ビツト連続する場合
「Ｂ、０、Ｖ」又は「０、０、Ｖ」に変換される。
ここでＢはバイポーラルールに従つたパルスであ
り、Ｖはバイポーラルールに反したパルスであ
る。ＢはＶパルス間のマーク、すなわち「１」の
信号が寄数となるように挿入される。

PCM通信が発達するにつれ、伝送路の途中等
で発生するビツトエラーに対し各機器が該ビツト
エラーを検出し、該ビツトエラーを自動的に訂正
する機能を持つようになつてきている。そこで伝
送路の途中等で発生したビツトエラーを検出し訂
正する機能が正常に動作するか否かを試験するた
めに、故意にエラーを含んだパターン信号を発生
する装置が必要となる。また、PCM通信の測定
器等で送信部と受信部とが分れている場合、受信
部が正常に作動しているかどうかを調べるため、
まず送信部側からのエラーを含まない信号の状態
で受信部がエラーがないという表示を行うか、ま
た送信部側から或る一定の割合で信号の誤りを挿
入したとき、すなわちバイポーラエラーを発生さ
せたとき、受信部がその信号の誤りを正常に表示
できるかどうかを測定する測定器が必要となる。
すなわち送信側と受信側との各作動試験を行うた
めに、故意にエラーを含んだパターン信号を発生
する測定器が必要となる。

従来、例えば上記説明のB3ZSコードの正規の
バイポーラ信号発生装置は、第６図に示された回
路構成が用いられており、第７図にそのタイムチ
ヤートが示されている。

第６図において１１はデータ信号入力端子、１
２はクロツク入力端子、１３ないし１８はシフト
レジスタ、１９，２０はフリツプフロツプ回路、
２１ないし２３はアンド回路、２４ないし２６は
オア回路、２７はノア回路、２８はインバータ、
２９はユニポーラーバイポーラ変換回路である。

第７図のタイムチヤートを用いて簡単に説明す
ると次のとおりである。すなわち、データ信号入
力端子１１に入力されたユニポーラデイジタルデ
ータ信号の内、シフトレジスタ１３，１４，１
５、オア回路２４及びノア回路２７によつて３ビ
ツト連続した「０」が検出され、この３ビツト連
続した「０」の第３番目の位置にノア回路２７か
ら出力されるバイオレーシヨン信号Ｖが挿入され
る。アンド回路２１は前記バイオレーシヨン信号
Ｖ間に到来する「１」の個数が奇数か偶数かを判
別しており、偶数のとき付加ビツト信号Ｂを出力
する。そしてこの付加ビツト信号Ｂはシフトレジ
スタ１５の出力とオア回路２５で加えられ、オア
回路２５の出力にはバイオレーシヨン信号Ｖと付
加ビツト信号Ｂとを含むユニポーラデイジタルデ
ータ信号となる。シフトレジスタ１６から出力す
る上記バイオレーシヨン信号Ｖと付加ビツト信号
Ｂとを含むユニポーラデイジタルデータ信号は、
フリツプフロツプ回路２０とアンド回路２２，２
３とによつて極性振り分けが行われる。この極性
振り分けされたアンド回路２２，２３の出力がユ
ニポーラーバイポーラ変換回路２９へ加えられる
と、B3ZSコード化されたバイポーラ信号が出力
してくる。

バイポーラエラー信号を故意に挿入する従来の
バイポーラ信号発生装置は、第８図に示された回
路構成が用いられていた。すなわち第８図におい
て、ユニポーラデイジタルデータ信号がコード変
換回路５１に入力され、バイオレーシヨン信号Ｖ
と付加ビツト信号Ｂとを含んだユニポーラデイジ
タルデータ信号にコード変換される。このコード
変換されたユニポーラデイジタルデータ信号は、
ユニポーラーバイポーラ変換回路５２によつてバ
イポーラ信号に変換されるとともに、エラー信号
によりバイポーラエラーが発生させられる。とこ
ろでユニポーラーバイポーラ変換回路５２に入力
するエラー信号はユニポーラデイジタルデータ信
号のパターンに関係なく入力されるようになつて
いるため、第３図に示されているようにバイポ
ーラエラー信号となるべきエラー信号Ｅが一定間
隔T₀、例えば10⁴ビツトに１回の如く周期的にコ
ード変換されたバイポーラ信号に入力されてい
た。

（発明が解決しようとする問題点）そのため、バイポーラエラーを含んだバイポー
ラ信号を受信した受信部が、該バイポーラ信号を
逆変換したとき、バイポーラエラーが検出されず
に正規のデータのバイポーラ信号と見なされる事
態が発生し、送信部と受信部とでは異つた結果を
生じる欠点があつた。

第２図はその具体例を示しており、例えば
B3ZSコードにおいて、第２図のイに示された
如くパターン「１、０、１」の第３番目の「１」
のビツト位置にバイポーラエラーを発生させるエ
ラー信号Ｅが機械的に挿入されると、ユニポーラ
ーバイポーラ変換回路５２から出力するパターン
は第２図のロに示されたように第３番目のビツ
ト「１」が第１番目のビツト「１」と同極性の信
号となつて出力してくる。このパターンの信号を
受信部が受信したとき、第１番目のビツト「１」
を上記説明の付加ビツト信号Ｂ、第３番目のビツ
ト「１」をバイオレーシヨン信号ＶとするB3ZS
コードのデータパターンと判断（第２番目のビツ
ト「０」は当然「０」と判断しているので「Ｂ、
０、Ｖ」のデータパターンと判断）し、「０、０、
０」と誤つた逆反換してしまう。

本発明は上記の欠点を解決することを目的とし
ており、為りのコード変換パターンを生じないビ
ツト位置（特定のパターン位置）にバイポーラエ
ラーを発生させ、データと故意に挿入されたバイ
ポーラエラーとが受信部で明確に識別され得るバ
イポーラエラーを含むバイポーラー信号発生方法
及びその装置を提供することを目的としている。

（問題点を解決するための手段）そのため本発明のバイポーラエラーを含むバイ
ポーラ信号発生方法及びその装置は論理「０」、
「１」からなるユニポーラデジタルデータ信号と
バイポーラエラーを発生させるためのバイポーラ
エラー信号を受け、バイオレーシヨン信号の論理
「１」を含むユニポーラパルス列にコード変換す
る変換回路と、該コード変換されたユニポーラパ
ルス列の相隣るビツトが共に論理「１」であるこ
とを判定する判定回路と、前記バイポーラエラー
を発生させるためのパルスを所定の周期で発生す
るパルス発生回路と、該パルス発生回路からの出
力をリセツト信号によりリセツトされるまで保持
する保持回路と、前記判定回路が前記ユニポーラ
パルス列の前記相隣るビツトが共に論理「１」で
あることを判定し、かつ前記保持回路に前記パル
スが保持されている場合には前記パルスをバイポ
ーラエラーを発生させるための前記バイポーラエ
ラー信号として出力するとともに、前記保持回路
のリセツト信号として前記保持回路に出力するゲ
ート回路と、前記変換回路から出力された前記ユ
ニポーラパルス列を所定の符号則変換規則に従つ
てバイポーラ信号に変換するとともに、前記ゲー
ト回路より前記バイポーラエラー信号を受けたと
きには前記ユニポーラパルス列の前記相隣るビツ
トの第２番目の「１」の極性を第１番目の「１」
の極性と同じになるように前記ユニポーラパルス
列をバイポーラ信号に変換することにより前記バ
イポーラエラーを発生させるユニポーラーバイポ
ーラ変換回路とを備え、論理「０」、「１」からな
るユニポーラデジタルデータ信号とバイポーラエ
ラーを発生させるためのバイポーラエラー信号を
受け、バイオレーシヨン信号の論理「１」を含む
ユニポーラパルス列にコード変換し、前記ユニポ
ーラパルス列の相隣るビツトが共に論理「１」に
なる状態を判定し、前記ユニポーラパルス列を所
定の符号則変換規則に従つてバイポーラ信号に変
換するとともに、前記判定結果が前記ユニポーラ
パルス列の前記相隣るビツトが共に論理「１」で
あるときには、前記ユニポーラパルス列の前記相
隣るビツトの第２番目の「１」の極性を第１番目
の「１」の極性と同じになるように前記ユニポー
ラパルス列をバイポーラ信号に変換することによ
り前記バイポーラ信号に前記バイポーラエラーを
発生させるようにしたことを特徴としている。以
下図面を参照しながら本発明の一実施例を説明す
る。

（実施例）第１図は本発明の一実施例構成を示しており、
１は判定回路、２はシフトレジスタ、３は「１、
１」検出回路、４はパルス発生回路、５は保持回
路、６はゲート回路、７は変換回路、８はユニポ
ーラーバイポーラ変換回路を表わしている。

判定回路１は当該判定回路１に入力する変換回
路７から抽出された相隣るビツトが「１、１」で
あることを「１、１」検出回路３で検出してい
る。ここで前記説明のバイオレーシヨン信号Ｖも
「１」に含まれる。この変換回路７からの相隣る
ビツトが「１、１」であるときには、判定回路１
は「１」を出力する。一方パルス発生回路４は、
例えばユニポーラデイジタルデータ信号の到来ビ
ツトに対し10⁴ごとに１個或いは５×10⁴ごとに１
個の如く一定の間隔で周期的にパルスを発生す
る。このパルス発生回路４で発生したパルスが後
に説明する故意に発生させたバイポーラエラーと
なる。

パルス発生回路４で発生したパルス、すなわち
エラー信号は、例えばフリツプフロツプ回路など
の保持回路５で保持され、上記説明の変換回路７
から抽出された相隣るビツトが共に「１」、すな
わち「１、１」のとき、シフトレジスタ２で遅延
され、ゲート回路６を介してユニポーラーバイポ
ーラ変換回路８へ入力する。ゲート回路６から出
力するエラー信号の出力タイミングは、判定回路
１が出力する「１」を条件として、すなわち変換
回路７から抽出された相隣るビツトが「１、１」
であるときゲート回路６のゲートを開き、保持回
路５に保持されているエラー信号を出力する。従
つてパルス発生回路４から発生するバイポーラエ
ラーを発生させるエラー信号Ｅは、従来の第３図
のように一定周期T₀で発生していても、バイ
ポーラエラーが発生するタイミングは、到来する
ユニポーラデイジタルデータ信号のパターンによ
つて第３図のように変動する。なおゲート回路
６から出力するエラー信号は保持回路５に作用し
て当該保持回路５をリセツトさせ、パルス発生回
路４が発生する次のパルスを受け入れる態勢を整
える。

変換回路７はエラー信号とユニポーラデイジタ
ルデータ信号とを受けて、バイオレーシヨン信号
Ｖ及び付加ビツト信号Ｂとを含んだ所定の符号則
変換規則に従つたユニポーラデイジタル信号に変
換する。そしてこの変換されたユニポーラデイジ
タル信号はユニポーラーバイポーラ変換回路８で
バイポーラ信号に変換される。

ここで、バイポーラエラーを発生させるべきビ
ツト位置について説明する。

ユニポーラデイジタルデータ信号の相隣るビツ
トが「１、１」と「１」が２つ連続したとき、こ
のユニポーラデイジタルデータ信号が正常のバイ
ポーラ信号に変換されるときには、第１番目のビ
ツト「１」と第２番目のビツト「１」とは極性を
異にするバイポーラ信号となる。今仮りに、第２
番目のビツト「１」が第１番目のビツト「１」と
同極性のバイポーラ信号に変換されていたとすれ
ば、この第２番目のビツト「１」のバイポーラ信
号は明らかにバイポーラルールに違反した信号で
ある。バイポーラ信号でバイポーラルールに違反
することを認められているのは、前記で説明した
バイオレーシヨン信号Ｖに限られる。しかもこの
バイオレーシヨン信号Ｖの直前のビツトは「０」
でなければならない。バイオレーシヨン信号Ｖの
直前のビツト「０」と、このビツト「０」の前に
連続して存在するｎ（ｎは０を含む整数）ビツト
の「０」と、このビツト「０」の前に存在しかつ
バイオレーシヨン信号Ｖと同極性の「１」のビツ
トとの存在により、該「１」のビツトが付加ビツ
ト信号Ｂであるときには、コード変換されたバイ
ポーラ信号は該「１」のビツトからバイオレーシ
ヨン信号Ｖのビツトに至るまですべて「０」を意
味するパターンのデータ信号である。また該
「１」のビツトが付加ビツト信号Ｂでないときに
は、コード変換されたバイポーラ信号は該「１」
のビツトの次の「０」のビツトからバイオレーシ
ヨン信号Ｖのビツトに至るまですべて「０」を意
味するパターンのデータ信号である。

従つて、ユニポーラデイジタルデータ信号の相
隣るビツトが「１、１」と「１」が２つ連続する
第２番目のビツト「１」の位置にバイポーラルー
ルに違反するバイポーラエラーを発生させる、す
なわち第２番目のビツト「１」を第１番目のビツ
ト「１」と同極性にすることにより、受信側では
バイポーラルールに違反したバイポーラエラーを
バイオレーシヨン信号Ｖと区別して、またパター
ンのデータ信号と誤再生されることなく検出する
ことができる。なお、バイポーラエラーを発生さ
せる位置はユニポーラデイジタルデータ信号の相
隣るビツトが「１、１」と「１」が２つ以上連続
するときは、第２番目以後のいずれか１つのビツ
トの位置であつて、ゲート回路６がエラー信号を
出力した位置であればよい。このことはコード変
換される一般的なコード、例えばB3ZSコード、
B6ZSコード等について適用される。

第２図はB3ZSコードでバイポーラエラーを
発生する位置を示しており、第２図のイはバイ
ポーラエラーが発生させられる前の正常なバイポ
ーラ信号である。第２図のロでは第３番目のビ
ツトにバイポーラルールに違反するバイポーラエ
ラーが発生されており、受信側がこのビツト列を
受信したとき、第２番目と第３番目の「１」が同
極性であることから、受信側では第２図のハに
示された斜線の第３番目の「１」のビツトはバイ
ポーラエラーの信号であることを検出する。

第４図はB3ZSコードでバイポーラエラーを故
意に発生させる具体的回路の一実施例構成を示し
ており、１１ないし２９は既に説明した第６図の
ものに対応している。第４図の回路構成は、第６
図のものにバイポーラエラーを発生させるべきパ
ルスを保持するエラーパルス挿入回路３０と、ア
ンド回路３４，３５が追加されたものである。エ
ラーパルス挿入回路３０はシフトレジスタ３１、
フリツプフロツプ回路３２及びナンド回路３３で
構成されており、ユニポーラデイジタルデータ信
号の到来ビツトに対し、例えば10⁴ごとに１個或
いは５×10⁴ごとに１個の如く一定の間隔で周期
的にトリガ端子３６に入力するトリガによつて、
フリツプフロツプ回路３２はバイポーラエラーと
なるべきエラー信号を発生させる態勢を整える。
ナンド回路３３はデータ信号入力端子１１に入力
するユニポーラデイジタルデータ信号の「１、
１」及びバイオレーシヨン信号Ｖの挿入による
「１、１」を検出しており、この「１」が連続し
たとき当該ナンド回路３３のゲートを開き、フリ
ツプフロツプ回路３２からの「１」を通し、バイ
ポーラエラーを発生させるべきエラー信号Ｅを出
力する。このエラー信号Ｅはシフトレジスタ３１
でシフトされ、アンド回路３４，３５に入力する
とともに、該シフトレジスタ３１の反転出力はフ
リツプフロツプ回路３２をリセツトするように構
成されている。

第５図，は第４図のタイムチヤートであ
り、第５図はデータ信号入力端子に入力するユ
ニポーラデイジタルデータ信号が「１、１」と
「１」が２つ連続する第２番目の「１」の位置に、
バイポーラエラーを発生させる場合を示してお
り、第５図はバイオレーシヨン信号Ｖによつて
「Ｖ、１」と変換された「１」の位置にバイポー
ラエラーを発生させる場合を示している。

第５図のタイムチヤートにおいて、データ信
号入力端子１１に入力されたユニポーラデイジタ
ルデータ信号の内、シフトレジスタ１３，１４，
１５、オア回路２４及びノア回路２７によつて３
ビツト連続した「０」が検出され、この３ビツト
連続した「０」の第３番目の位置にノア回路２７
から出力されるバイオレーシヨン信号Ｖが、シフ
トレジスタ１５の出力に挿入されている。今、例
えば第７番目のクロツク時にトリガ端子３６にト
リガ信号が入ると、第９番目のクロツク時にバイ
ポーラエラーを発生させるべきエラー信号Ｅがナ
ンド回路３３から出力され、シフトレジスタ３１
によつて該バイポーラエラーを発生させるべきエ
ラー信号Ｅが１クロツク遅延させられる。

一方、アンド回路２１は前記バイオレーシヨン
信号Ｖ間に到来する「１」の個数が奇数か偶数か
を判別しており、エラーパルス挿入回路３０から
バイポーラエラーを発生させるべきエラー信号Ｅ
が出力されたときに限り、上記バイオレーシヨン
信号Ｖ間に到来する「１」の個数を「−１」した
上で、その個数が奇数か偶数かを判別する。この
ようにしてバイオレーシヨン信号Ｖ間に到来する
「１」の個数が偶数のとき、アンド回路２１は付
加ビツト信号Ｂを出力する。そしてこの付加ビツ
ト信号Ｂは、オア回路２５でシフトレジスタ１５
の出力に加えられる。シフトレジスタ１６から出
力する上記バイオレーシヨン信号Ｖと付加ビツト
信号Ｂとを含むユニポーラデイジタルデータ信号
は、フリツプフロツプ回路２０とアンド回路２
２，２３とによつて極性振り分けが行われる。エ
ラーパルス挿入回路３０からバイポーラエラーを
発生させるべきエラー信号Ｅが出力されていると
きには、次のように極性振り分けが行われる。す
なわち、バイポーラエラーを発生させるべきエラ
ー信号Ｅの該当クロツク時、すなわち第11番目の
クロツク時にアンド回路３５の出力によつて、直
前の極性振り分けと同一の極性振り分けが行わ
れ、アンド回路２３からバイポーラエラー信号
Erが出力される。従つて極性振り分けされたア
ンド回路２２，２３の出力をユニポーラーバイポ
ーラ変換回路２９へ加えると、第10、11番目のク
ロツク時に同極性の「１」の信号が出力される。
第11番目のクロツク時に出力される「１」の信号
は、故意に発生させたバイポーラエラー信号Er
である。シフトレジスタ１３の出力において、
「１」が２つ連続して「１、１」である第７、８
番目のクロツク時におけるデータ信号「１、１」
の第２番目の「１」の位置にバイポーラエラーが
発生させられたことが示されている。

第５図のタイムチヤートにおいて、バイオレ
ーシヨン信号Ｖ、付加ビツト信号Ｂの挿入は、第
５図の場合と同様である。シフトレジスタ１５
の出力においては第６番目と第15番目のクロツク
時にバイオレーシヨン信号Ｖがそれぞれ挿入さ
れ、「Ｖ、１」となる。すなわち「１」が２つ連
続する「１、１」の形に変換される。

今、例えば第３番目のクロツク時にトリガ端子
３６からトリガ信号が入つているものとすると、
第６番目のクロツク時のバイポーラエラーを発生
させるべきエラー信号Ｅがナンド回路３３から出
力され、シフトレジスタ３１によつて該バイポー
ラエラーを発生させるべきエラー信号Ｅが１クロ
ツク遅延させられてエラーパルス挿入回路３０か
ら出力してくる。

一方、上記説明の如くバイポーラエラーを発生
させるべきエラー信号Ｅがエラーパルス挿入回路
３０から出力されたとき、アンド回路２１はバイ
オレーシヨン信号Ｖ間に到来する「１」の個数か
ら「−１」した数が偶数か奇数かを判別している
から、ノア回路２７から出力されるバイオレーシ
ヨン信号Ｖ間には付加ビツト信号Ｂが挿入されて
いない。

そしてバイオレーシヨン信号Ｖ間での極性振り
分けの際、エラーパルス挿入回路３０からバイポ
ーラエラーを発生させるべき信号Ｅが出力されて
いるので、第８番目のクロツク時にアンド回路２
２から直前のバイオレーシヨン信号Ｖと同極性の
バイポーラエラー信号Erが出力される。従つて
極性振り分けされたアンド回路２２，２３の出力
をユニポーラーバイポーラ変換回路２９へ加える
と、第７、８番目のクロツク時に同極性の「１」
の信号が出力されてくる。第８番目のクロツク時
に出力される「１」の信号は、故意に発生させら
れたバイポーラエラーである。シフトレジスタ１
３の出力において、第４、５番目のクロツク時に
おけるデータ信号「０、１」の「０」がバイオレ
ーシヨン信号Ｖに変換されて「１」となり、「１」
が２つ連続して「１、１」となつた、すなわち
「Ｖ、１」となつた第２番目の「１」の位置にバ
イポーラエラーが発生させられている。

なお、パルス発生回路４の出力するパルスは任
意の間隔であつてもよい。

（発明の効果）以上説明した如く、本発明によれば、為りのコ
ード変換を生じない特定のパターンのビツト位置
にバイポーラエラーが発生させられ、データと故
意に挿入されたバイポーラエラーとが受信部で明
確に識別され得るバイポーラエラーを含むバイポ
ーラ信号を発生させることができる。そして本発
明はB3ZSコードのみならずB6ZSコード等の他の
変換コードにおいてもバイポーラエラーを含むバ
イポーラ信号を発生させることが可能である。

【図面の簡単な説明】

第１図は本発明の一実施例構成、第２図はバイ
ポーラエラー信号を発生すべきビツト位置を説明
しているタイムチヤート、第３図はバイポーラエ
ラー信号の発生タイミングを説明しているタイム
チヤート、第４図はB3ZSコードにおける本発明
の一実施例回路構成、第５図，は第４図の動
作タイムチヤート、第６図は従来のB3ZSコード
のバイポーラ信号を発生させるバイポーラ信号発
生装置の回路構成、第７図は第６図の動作タイム
チヤート、第８図は従来のバイポーラエラーを含
むバイポーラ信号発生装置の構成例である。図中、１は判定回路、２はシフトレジスタ、３
は「１、１」検出回路、４はパルス発生回路、５
は保持回路、６はゲート回路、１１はデータ信号
入力端子、１２はクロツク入力端子、１３ないし
１８はシフトレジスタ、１９，２０はフリツプフ
ロツプ回路、２１ないし２３はアンド回路、２４
ないし２６はオア回路、２７はノア回路、２８は
インバータ、２９はユニポーラーバイポーラ変換
回路、３０はエラーパルス挿入回路、３１はシフ
トレジスタ、３２はフリツプフロツプ回路、３３
はナンド回路、３４，３５はアンド回路、５１は
コード変換回路、５２はユニポーラーバイポーラ
変換回路である。

Claims

【特許請求の範囲】１論理「０」、「１」からなるユニポーラデジタ
ルデータ信号とバイポーラエラーを発生させるた
めのバイポーラエラー信号を受け、バイオレーシ
ヨン信号の論理「１」を含むユニポーラパルス列
にコード変換し、前記ユニポーラパルス列の相隣
るビツトが共に論理「１」になる状態を判定し、
前記ユニポーラパルス列を所定の符号則変換規則
に従つてバイポーラ信号に変換するとともに、前
記判定結果が前記ユニポーラパルス列の前記相隣
るビツトが共に論理「１」であるときには、前記
ユニポーラパルス列の前記相隣るビツトの第２番
目の「１」の極性を第１番目の「１」の極性と同
じになるように前記ユニポーラパルス列をバイポ
ーラ信号に変換することにより前記バイポーラ信
号に前記バイポーラエラーを発生させるバイポー
ラエラーを含むバイポーラ信号発生方法。２論理「０」、「１」からなるユニポーラデジタ
ルデータ信号とバイポーラエラーを発生させるた
めのバイポーラエラー信号を受け、バイオレーシ
ヨン信号の論理「１」を含むユニポーラパルス列
にコード変換する変換回路７と；該コード変換さ
れたユニポーラパルス列の相隣るビツトが共に論
理「１」であることを判定する判定回路１と；前
記バイポーラエラーを発生させるためのパルスを
所定の周期で発生するパルス発生回路４と；該パ
ルス発生回路からの出力をリセツト信号によりリ
セツトされるまで保持する保持回路５と；前記判
定回路が前記ユニポーラパルス列の前記相隣るビ
ツトが共に論理「１」であることを判定し、かつ
前記保持回路に前記パルスが保持されている場合
には前記パルスをバイポーラエラーを発生させる
ための前記バイポーラエラー信号として出力する
とともに、前記保持回路のリセツト信号として前
記保持回路に出力するゲート回路６と；前記変換
回路から出力された前記ユニポーラパルス列を所
定の符号則変換規則に従つてバイポーラ信号に変
換するとともに、前記ゲート回路より前記バイポ
ーラエラー信号を受けたときには前記ユニポーラ
パルス列の前記相隣るビツトの第２番目の「１」
の極性を第１番目の「１」の極性と同じになるよ
うに前記ユニポーラパルス列をバイポーラ信号に
変換することにより前記バイポーラエラーを発生
させるユニポーラ−バイポーラ変換回路８とを備
えたバイポーラエラーを含むバイポーラ信号発生
装置。