JPS6258571B2 - - Google Patents
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- JPS6258571B2 JPS6258571B2 JP56087640A JP8764081A JPS6258571B2 JP S6258571 B2 JPS6258571 B2 JP S6258571B2 JP 56087640 A JP56087640 A JP 56087640A JP 8764081 A JP8764081 A JP 8764081A JP S6258571 B2 JPS6258571 B2 JP S6258571B2
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- Japan
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- circuit
- point
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- analog
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
この発明は抵抗分圧方式によるデイジタル−ア
ナログ変換回路に関する。
ナログ変換回路に関する。
第１図はデイジタル−アナログ変換回路を用い
たアナログ−デイジタル変換回路のブロツク構成
図である。図において１はデイジタル−アナログ
変換回路（以下Ｄ−Ａ変換回路と略称する）であ
り、この回路１は制御回路２から送られてくるｎ
ビツトのデイジタル信号に対応した一つの基準ア
ナログ電圧ＶARを発生する。上記Ｄ−Ａ変換回路
１で発生した基準アナログ電圧ＶARは被変換アナ
ログ入力電圧ＶAINとともに比較回路３に送ら
れ、ここで上記制御回路２の制御の下に両電圧の
大小が比較される。そしてこの比較回路３におけ
る比較結果は上記制御回路２に送られる。制御回
路２は、比較回路３からの比較結果に応じて、Ｄ
−Ａ変換回路１に送るデイジタル信号の設定を変
えるかあるいはいままでＤ−Ａ変換回路１に送つ
ていたデイジタル信号と等しい信号を、被変換ア
ナログ入力電圧ＶAINに対する変換デイジタル信
号DDとして出力する。
たアナログ−デイジタル変換回路のブロツク構成
図である。図において１はデイジタル−アナログ
変換回路（以下Ｄ−Ａ変換回路と略称する）であ
り、この回路１は制御回路２から送られてくるｎ
ビツトのデイジタル信号に対応した一つの基準ア
ナログ電圧ＶARを発生する。上記Ｄ−Ａ変換回路
１で発生した基準アナログ電圧ＶARは被変換アナ
ログ入力電圧ＶAINとともに比較回路３に送ら
れ、ここで上記制御回路２の制御の下に両電圧の
大小が比較される。そしてこの比較回路３におけ
る比較結果は上記制御回路２に送られる。制御回
路２は、比較回路３からの比較結果に応じて、Ｄ
−Ａ変換回路１に送るデイジタル信号の設定を変
えるかあるいはいままでＤ−Ａ変換回路１に送つ
ていたデイジタル信号と等しい信号を、被変換ア
ナログ入力電圧ＶAINに対する変換デイジタル信
号DDとして出力する。
第２図は上記Ｄ−Ａ変換回路１として抵抗分圧
方式のものを用いた場合の、その従来の具体的な
構成を比較回路とあわせて示したものである。Ｄ
−Ａ変換回路１は、正極性の一定電圧Ｖ印加点と
接地電位点との間に合計９個の抵抗１１ａ〜１１
ｉを直列接続し、これら各抵抗１１ａ〜１１ｉの
各直列接続点とアナログ電圧出力点１２との間
に、前記制御回路２から送られるｎビツトのデイ
ジタル信号に対応してそのうちの一つだけが閉成
されるスイツチ１３ａ〜１３ｈを接続して構成さ
れている。また比較回路３は、被変換アナログ入
力電圧ＶAINと上記Ｄ−Ａ変換回路１のアナログ
電圧出力点１２で得られる基準アナログ電圧ＶAR
とのうちのいずれか一方を選択する切替スイツチ
１４と、コンデンサ１５、反転回路１６およびこ
の反転回路１６の入出力端間を短絡するためのス
イツチ１７とから構成されている。
方式のものを用いた場合の、その従来の具体的な
構成を比較回路とあわせて示したものである。Ｄ
−Ａ変換回路１は、正極性の一定電圧Ｖ印加点と
接地電位点との間に合計９個の抵抗１１ａ〜１１
ｉを直列接続し、これら各抵抗１１ａ〜１１ｉの
各直列接続点とアナログ電圧出力点１２との間
に、前記制御回路２から送られるｎビツトのデイ
ジタル信号に対応してそのうちの一つだけが閉成
されるスイツチ１３ａ〜１３ｈを接続して構成さ
れている。また比較回路３は、被変換アナログ入
力電圧ＶAINと上記Ｄ−Ａ変換回路１のアナログ
電圧出力点１２で得られる基準アナログ電圧ＶAR
とのうちのいずれか一方を選択する切替スイツチ
１４と、コンデンサ１５、反転回路１６およびこ
の反転回路１６の入出力端間を短絡するためのス
イツチ１７とから構成されている。
第２図に示すような回路構成において、いま一
つの基準アナログ電圧ＶARと被変換アナログ入力
電圧ＶAINとの比較を行なう場合には、まずスイ
ツチ１４でＤ−Ａ変換回路１からの基準アナログ
電圧ＶARを選択するとともにスイツチ１７を投入
する。スイツチ１７を投入することによつて、反
転回路１６の入力側電位すなわちコンデンサ１５
の一方端子電位はこの反転回路１６の反転しきい
電位ＶTHに設定され、またこのときコンデンサ１
５の他方端子電位は上記基準アナログ電圧ＶARに
設定される。そしてこのときにＶAR＞ＶTHであれ
ば上記コンデンサ１５の両端子の電位関係は第３
図ａに示すようになる。次にスイツチ１４を切り
替えるとともにスイツチ１７を遮断する。この状
態でコンデンサ１５の一方端子に与えられる被変
換アナログ入力電圧ＶAINが上記基準アナログ電
圧ＶARよりも低い場合、コンデンサ１５の両端子
電位は第３図ｂに示すように第３図ａの場合より
も低い側に平行移動してコンデンサ１５の反転回
路側端子電位が上記反転しきい電位ＶTHよりも低
下し、反転回路１６の出力は高レベルとなる。一
方、被変換アナログ入力電圧ＶAINが基準アナロ
グ電圧ＶARよりも高い場合、コンデンサ１５の両
端子電位は第３図ｃに示すように第３図ａの場合
よりも高い側に平行移動してコンデンサ１５の反
転回路側端子電位が上記反転しきい電位ＶTHより
も上昇し、反転回路１６の出力は低レベルとな
る。以下上記同様にＤ−Ａ変換回路１からの異な
る基準アナログ電圧ＶARと被変換アナログ入力電
圧ＶAINとを比較回路３で順次比較し、反転回路
１６の出力信号が高レベルから低レベルあるいは
低レベルから高レベルに反転したときの前記制御
回路２における設定デイジタル信号が変換デイジ
タル信号DDとして出力されるものである。
つの基準アナログ電圧ＶARと被変換アナログ入力
電圧ＶAINとの比較を行なう場合には、まずスイ
ツチ１４でＤ−Ａ変換回路１からの基準アナログ
電圧ＶARを選択するとともにスイツチ１７を投入
する。スイツチ１７を投入することによつて、反
転回路１６の入力側電位すなわちコンデンサ１５
の一方端子電位はこの反転回路１６の反転しきい
電位ＶTHに設定され、またこのときコンデンサ１
５の他方端子電位は上記基準アナログ電圧ＶARに
設定される。そしてこのときにＶAR＞ＶTHであれ
ば上記コンデンサ１５の両端子の電位関係は第３
図ａに示すようになる。次にスイツチ１４を切り
替えるとともにスイツチ１７を遮断する。この状
態でコンデンサ１５の一方端子に与えられる被変
換アナログ入力電圧ＶAINが上記基準アナログ電
圧ＶARよりも低い場合、コンデンサ１５の両端子
電位は第３図ｂに示すように第３図ａの場合より
も低い側に平行移動してコンデンサ１５の反転回
路側端子電位が上記反転しきい電位ＶTHよりも低
下し、反転回路１６の出力は高レベルとなる。一
方、被変換アナログ入力電圧ＶAINが基準アナロ
グ電圧ＶARよりも高い場合、コンデンサ１５の両
端子電位は第３図ｃに示すように第３図ａの場合
よりも高い側に平行移動してコンデンサ１５の反
転回路側端子電位が上記反転しきい電位ＶTHより
も上昇し、反転回路１６の出力は低レベルとな
る。以下上記同様にＤ−Ａ変換回路１からの異な
る基準アナログ電圧ＶARと被変換アナログ入力電
圧ＶAINとを比較回路３で順次比較し、反転回路
１６の出力信号が高レベルから低レベルあるいは
低レベルから高レベルに反転したときの前記制御
回路２における設定デイジタル信号が変換デイジ
タル信号DDとして出力されるものである。
上記従来の抵抗分圧方式のＤ−Ａ変換回路１
は、各抵抗１１ａ〜１１ｉの比によつて比較の基
準となる基準アナログ電圧ＶARを発生するわけで
あり、抵抗１１ａ〜１１ｉの各精度がデイジタル
−アナログ変換の精度に影響する。ところが、こ
のような回路を集積化する場合には、製造プロセ
スの条件、マスクのずれ等によつて抵抗１１ａ〜
１１ｉにはある程度のばらつきが生じ、この結
果、デイジタル信号に対して基準アナログ電圧が
直線的に変化せず、従来では高精度にデイジタル
−アナログ変換が行なえないという欠点がある。
は、各抵抗１１ａ〜１１ｉの比によつて比較の基
準となる基準アナログ電圧ＶARを発生するわけで
あり、抵抗１１ａ〜１１ｉの各精度がデイジタル
−アナログ変換の精度に影響する。ところが、こ
のような回路を集積化する場合には、製造プロセ
スの条件、マスクのずれ等によつて抵抗１１ａ〜
１１ｉにはある程度のばらつきが生じ、この結
果、デイジタル信号に対して基準アナログ電圧が
直線的に変化せず、従来では高精度にデイジタル
−アナログ変換が行なえないという欠点がある。
この発明は上記のような事情を考慮してなされ
たものであり、その目的は、高精度に変換が可能
なデイジタル−アナログ変換回路を提供するとに
ある。
たものであり、その目的は、高精度に変換が可能
なデイジタル−アナログ変換回路を提供するとに
ある。
以下図面を参照してこの発明の一実施例を説明
する。第４図はこの発明に係るデイジタル−アナ
ログ変換回路を、従来と同様にアナログ−デイジ
タル変換回路に実施した場合の前記第２図に対応
する回路構成図である。図において２１はこの発
明に係るデイジタル−アナログ変換回路（Ｄ−Ａ
変換回路）であり、また４１は比較回路である。
する。第４図はこの発明に係るデイジタル−アナ
ログ変換回路を、従来と同様にアナログ−デイジ
タル変換回路に実施した場合の前記第２図に対応
する回路構成図である。図において２１はこの発
明に係るデイジタル−アナログ変換回路（Ｄ−Ａ
変換回路）であり、また４１は比較回路である。
Ｄ−Ａ変換回路２１は、正極性の一定電圧Ｖ印
加点と接地電位点との間に直列接続され、一定電
圧Ｖを分圧する合計９個の抵抗２２ａ〜２２ｉ、
これら抵抗２２ａ〜２２ｉの各直列接続点２３ａ
〜２３ｈそれぞれと第１の基準アナログ電圧ＶAR
１出力点２４との間に接続される合計８個のMOS
トランジスタ２５ａ〜２５ｈ、上記各直列接続点
２３ａ〜２３ｈそれぞれと第２の基準アナログ電
圧ＶAR2出力点２６との間に接続される合計８個
のMOSトランジスタ２７ａ〜２７ｈ、上記第１
の基準アナログ電圧出力点２４と回路点２８との
間に接続されるMOSトランジスタ２９、上記第
２の基準アナログ電圧出力点２６と回路点３０と
の間に接続されるMOSトランジスタ３１、上記
二つの抵抗２２ａ，２２ｂの直列接続点２３ａと
回路点２８との間に接続されるMOSトランジス
タ３２、上記二つの抵抗２２ｈ，２２ｉの直列接
続点２３ｈと上記回路点３０との間に接続される
MOSトランジスタ３３、上記回路点２８と回路
点３４との間に接続されるコンデンサ３５、上記
回路点３０と上記回路点３４との間に接続され、
上記コンデンサ３５と等しい容量を持つコンデン
サ３６から構成されている。
加点と接地電位点との間に直列接続され、一定電
圧Ｖを分圧する合計９個の抵抗２２ａ〜２２ｉ、
これら抵抗２２ａ〜２２ｉの各直列接続点２３ａ
〜２３ｈそれぞれと第１の基準アナログ電圧ＶAR
１出力点２４との間に接続される合計８個のMOS
トランジスタ２５ａ〜２５ｈ、上記各直列接続点
２３ａ〜２３ｈそれぞれと第２の基準アナログ電
圧ＶAR2出力点２６との間に接続される合計８個
のMOSトランジスタ２７ａ〜２７ｈ、上記第１
の基準アナログ電圧出力点２４と回路点２８との
間に接続されるMOSトランジスタ２９、上記第
２の基準アナログ電圧出力点２６と回路点３０と
の間に接続されるMOSトランジスタ３１、上記
二つの抵抗２２ａ，２２ｂの直列接続点２３ａと
回路点２８との間に接続されるMOSトランジス
タ３２、上記二つの抵抗２２ｈ，２２ｉの直列接
続点２３ｈと上記回路点３０との間に接続される
MOSトランジスタ３３、上記回路点２８と回路
点３４との間に接続されるコンデンサ３５、上記
回路点３０と上記回路点３４との間に接続され、
上記コンデンサ３５と等しい容量を持つコンデン
サ３６から構成されている。
上記各８個のMOSトランジスタ２５ａ〜２５
ｈおよび２７ａ〜２７ｈは、前記制御回路２から
送られてくる３ビツトのデイジタル信号に応じて
そのうちの各１個がスイツチ制御されるようにな
つていて、スイツチ制御される組み合せはMOS
トランジスタ２５ａと２７ｈ、２５ｂと２７ｇ、
２５ｃと２７ｆ、２５ｄと２７ｅ、２５ｅと２７
ｄ、２５ｆと２７ｃ、２５ｇと２７ｂ、２５ｈと
２７ａ、の８通りある。そして上記MOSトラン
ジスタ２５ａ，２７ｈの組み合せでスイツチ制御
される場合、第１の基準アナログ電圧出力点２４
には基準アナログ電圧ＶAR1として、前記二つの
抵抗２２ａ，２２ｂの直列接続点２３ａの電圧で
ある最大の基準アナログ電圧ＶFが、第２の基準
アナログ電圧出力点２６には基準アナログ電圧Ｖ
AR2として、前記二つの抵抗２２ｈ，２２ｉの直
列接続点２３ｈの電圧である最小の基準アナログ
電圧ＶZがそれぞれ出力されるようになつてい
る。また上記MOSトランジスタ２５ｈと２７ａ
の組み合せでスイツチ制御される場合、上記とは
逆に、第１の基準アナログ電圧出力点２４には最
小の基準アナログ電圧ＶZが、第２の基準アナロ
グ電圧出力点２６には最大の基準アナログ電圧Ｖ
Fがそれぞれ出力されるようになつている。
ｈおよび２７ａ〜２７ｈは、前記制御回路２から
送られてくる３ビツトのデイジタル信号に応じて
そのうちの各１個がスイツチ制御されるようにな
つていて、スイツチ制御される組み合せはMOS
トランジスタ２５ａと２７ｈ、２５ｂと２７ｇ、
２５ｃと２７ｆ、２５ｄと２７ｅ、２５ｅと２７
ｄ、２５ｆと２７ｃ、２５ｇと２７ｂ、２５ｈと
２７ａ、の８通りある。そして上記MOSトラン
ジスタ２５ａ，２７ｈの組み合せでスイツチ制御
される場合、第１の基準アナログ電圧出力点２４
には基準アナログ電圧ＶAR1として、前記二つの
抵抗２２ａ，２２ｂの直列接続点２３ａの電圧で
ある最大の基準アナログ電圧ＶFが、第２の基準
アナログ電圧出力点２６には基準アナログ電圧Ｖ
AR2として、前記二つの抵抗２２ｈ，２２ｉの直
列接続点２３ｈの電圧である最小の基準アナログ
電圧ＶZがそれぞれ出力されるようになつてい
る。また上記MOSトランジスタ２５ｈと２７ａ
の組み合せでスイツチ制御される場合、上記とは
逆に、第１の基準アナログ電圧出力点２４には最
小の基準アナログ電圧ＶZが、第２の基準アナロ
グ電圧出力点２６には最大の基準アナログ電圧Ｖ
Fがそれぞれ出力されるようになつている。
また、上記二つのMOSトランジスタ３２，３
３は前記制御回路２からの制御信号Ｃによつてス
イツチ制御されるようになつているとともに、二
つのMOSトランジスタ２９，３１はこの制御信
号Ｃを反転するインバータ３７の出力信号によ
つてスイツチ制御されるようになつている。
３は前記制御回路２からの制御信号Ｃによつてス
イツチ制御されるようになつているとともに、二
つのMOSトランジスタ２９，３１はこの制御信
号Ｃを反転するインバータ３７の出力信号によ
つてスイツチ制御されるようになつている。
比較回路４１は、前記切替スイツチ１４として
の機能を持つ二つのMOSトランジスタ４２，４
３、前記二つのコンデンサ３５，３６それぞれの
倍の容量を持つコンデンサ４４、反転回路４５お
よびこの反転回路４５の入出力端間を短絡する前
記スイツチ１７としての機能を持つMOSトラン
ジスタ４６から構成されていて、コンデンサ４４
と反転回路４５との接続点は前記Ｄ−Ａ変換回路
２１内の回路点３４に接続されている。そして上
記二つのMOSトランジスタ４３，４６は前記制
御信号Ｃによつてスイツチ制御され、MOSトラ
ンジスタ４２はその反転信号によつてスイツチ
制御されるようになつている。
の機能を持つ二つのMOSトランジスタ４２，４
３、前記二つのコンデンサ３５，３６それぞれの
倍の容量を持つコンデンサ４４、反転回路４５お
よびこの反転回路４５の入出力端間を短絡する前
記スイツチ１７としての機能を持つMOSトラン
ジスタ４６から構成されていて、コンデンサ４４
と反転回路４５との接続点は前記Ｄ−Ａ変換回路
２１内の回路点３４に接続されている。そして上
記二つのMOSトランジスタ４３，４６は前記制
御信号Ｃによつてスイツチ制御され、MOSトラ
ンジスタ４２はその反転信号によつてスイツチ
制御されるようになつている。
なお、上記すべてのMOSトランジスタはたと
えばＮチヤネルのものであり、各ゲートに高レベ
ル信号が印加されるとスイツチしてオンするよう
になつている。
えばＮチヤネルのものであり、各ゲートに高レベ
ル信号が印加されるとスイツチしてオンするよう
になつている。
次に上記のように構成された回路の作用を説明
する。まず制御回路２からのデイジタル信号によ
つて、Ｄ−Ａ変換回路２１内のMOSトランジス
タ２５ｂ，２７ｇがスイツチ制御されて、ともに
オンしたとする。このとき、第１の基準アナログ
電圧ＶAR1として二つの抵抗２２ｂ，２２ｃの直
列接続点２３ｂの電圧が、第２の基準アナログ電
圧ＶAR2として二つの抵抗２２ｇ，２２ｈの直列
接続点２３ｇの電圧がそれぞれ選択される。
する。まず制御回路２からのデイジタル信号によ
つて、Ｄ−Ａ変換回路２１内のMOSトランジス
タ２５ｂ，２７ｇがスイツチ制御されて、ともに
オンしたとする。このとき、第１の基準アナログ
電圧ＶAR1として二つの抵抗２２ｂ，２２ｃの直
列接続点２３ｂの電圧が、第２の基準アナログ電
圧ＶAR2として二つの抵抗２２ｇ，２２ｈの直列
接続点２３ｇの電圧がそれぞれ選択される。
この状態で制御信号Ｃが高レベルに立上る。信
号Ｃが高レベルに立上ると、比較回路４１内の
MOSトランジスタ４３，４６がともにスイツチ
してオンする。すると比較回路４１内のコンデン
サ４４の一方端子電位すなわちMOSトランジス
タ４２，４３とコンデンサ４４との共通接続点で
ある回路点４７の電位は基準アナログ電圧ＶAR1
に設定され、またコンデンサ４４の他方端子電位
すなわち回路点３４の電位は反転回路４５の反転
しきい電位ＶTHに設定される。また上記信号Ｃが
高レベルに立上ると、Ｄ−Ａ変換回路２１内の
MOSトランジスタ３２，３３もそれぞれスイツ
チしてオンするため、Ｄ−Ａ変換回路２１内のコ
ンデンサ３５の一方端子電位すなわち回路点２８
の電位は最大の基準アナログ電圧ＶFに、コンデ
ンサ３６の一方端子電位すなわち回路点３０の電
位は最小の基準アナログ電圧ＶZにそれぞれ設定
される。なお、上記両コンデンサ３５，３６の各
他方端子は回路点３４に共通接続されているため
に、各他方端子電位は前記コンデンサ４４の場合
と同様に反転回路４５の反転しきい電位ＶTHに設
定される。
号Ｃが高レベルに立上ると、比較回路４１内の
MOSトランジスタ４３，４６がともにスイツチ
してオンする。すると比較回路４１内のコンデン
サ４４の一方端子電位すなわちMOSトランジス
タ４２，４３とコンデンサ４４との共通接続点で
ある回路点４７の電位は基準アナログ電圧ＶAR1
に設定され、またコンデンサ４４の他方端子電位
すなわち回路点３４の電位は反転回路４５の反転
しきい電位ＶTHに設定される。また上記信号Ｃが
高レベルに立上ると、Ｄ−Ａ変換回路２１内の
MOSトランジスタ３２，３３もそれぞれスイツ
チしてオンするため、Ｄ−Ａ変換回路２１内のコ
ンデンサ３５の一方端子電位すなわち回路点２８
の電位は最大の基準アナログ電圧ＶFに、コンデ
ンサ３６の一方端子電位すなわち回路点３０の電
位は最小の基準アナログ電圧ＶZにそれぞれ設定
される。なお、上記両コンデンサ３５，３６の各
他方端子は回路点３４に共通接続されているため
に、各他方端子電位は前記コンデンサ４４の場合
と同様に反転回路４５の反転しきい電位ＶTHに設
定される。
次に制御信号Ｃが低レベルに立下る。するとそ
の反転信号が高レベルに立上り、比較回路４１
内のMOSトランジスタ４２、Ｄ−Ａ変換回路２
１内のMOSトランジスタ２９，３１がそれぞれ
スイツチしてオンする。上記MOSトランジスタ
４２がオンすることによつていままでコンデンサ
４４の一方端子の接続されている回路点４７には
基準アナログ電圧ＶAR1の代りに被変換アナログ
入力電圧ＶAINが与えられる。したがつてこの
後、このコンデンサ４４の他方端子が接続されて
いる回路点３４の電位は、上記基準アナログ電圧
ＶAR1と被変換アナログ入力電圧ＶAINとの差に応
じて上昇あるいは下降するわけであるが、回路点
３４には他に二つのコンデンサ３５，３６が接続
されているために回路点３４の電位は三つの回路
点４７，２８，３０における電位変化の平均値に
移行することになる。
の反転信号が高レベルに立上り、比較回路４１
内のMOSトランジスタ４２、Ｄ−Ａ変換回路２
１内のMOSトランジスタ２９，３１がそれぞれ
スイツチしてオンする。上記MOSトランジスタ
４２がオンすることによつていままでコンデンサ
４４の一方端子の接続されている回路点４７には
基準アナログ電圧ＶAR1の代りに被変換アナログ
入力電圧ＶAINが与えられる。したがつてこの
後、このコンデンサ４４の他方端子が接続されて
いる回路点３４の電位は、上記基準アナログ電圧
ＶAR1と被変換アナログ入力電圧ＶAINとの差に応
じて上昇あるいは下降するわけであるが、回路点
３４には他に二つのコンデンサ３５，３６が接続
されているために回路点３４の電位は三つの回路
点４７，２８，３０における電位変化の平均値に
移行することになる。
ここで信号が高レベルのとき、MOSトラン
ジスタ２９，３１がスイツチしてともにオンする
ため、いままで最大の基準アナログ電圧ＶFが与
えられていた回路点２８には基準アナログ電圧Ｖ
AR1が、同じくいままで最小の基準アナログ電圧
ＶZが与えられていた回路点３０には基準アナロ
グ電圧ＶAR2がそれぞれ与えられる。したがつ
て、いまコンデンサ４４の容量をC1、コンデン
サ３５の容量をC2、コンデンサ３６の容量をC3
とすると、制御信号が高レベルに立上つた後の
回路点３４の電位V1は次式で表わされる。
ジスタ２９，３１がスイツチしてともにオンする
ため、いままで最大の基準アナログ電圧ＶFが与
えられていた回路点２８には基準アナログ電圧Ｖ
AR1が、同じくいままで最小の基準アナログ電圧
ＶZが与えられていた回路点３０には基準アナロ
グ電圧ＶAR2がそれぞれ与えられる。したがつ
て、いまコンデンサ４４の容量をC1、コンデン
サ３５の容量をC2、コンデンサ３６の容量をC3
とすると、制御信号が高レベルに立上つた後の
回路点３４の電位V1は次式で表わされる。
V1＝ＶTH＋Ｃ１（ＶＡＩＮ−ＶＡＲ１）／Ｃ１＋Ｃ２＋
Ｃ３ ＋Ｃ３（ＶＡＲ２−ＶＺ）−Ｃ２（ＶＦ−ＶＡ
Ｒ１）／Ｃ１＋Ｃ２＋Ｃ３……… (1) 次に上記(1)式にC2＝C3＝１／２C1を代入すると次の (2)式が得られる。
Ｃ３ ＋Ｃ３（ＶＡＲ２−ＶＺ）−Ｃ２（ＶＦ−ＶＡ
Ｒ１）／Ｃ１＋Ｃ２＋Ｃ３……… (1) 次に上記(1)式にC2＝C3＝１／２C1を代入すると次の (2)式が得られる。
ただし
V′AR1＝ＶAR1−（ＶＡＲ２−ＶＺ）−（ＶＦ−ＶＡＲ
１）／２………(3) 上記第(3)式中における各電位は第５図に示す特
性図の通りである。すなわち、第５図は横軸に制
御回路２から送られてくる３ビツトのデイジタル
信号を、縦軸には各デイジタル信号に対する基準
アナログ電圧ＶAR1（ＶAR2）をそれぞれとつたも
のである。いまＶAR1が図示する電圧であるとす
ると、他方のＶAR2は最小の基準アナログ電圧ＶZ
に対応したデイジタル信号から、上記基準アナロ
グ電圧ＶAR1を第１の基準アナログ電圧出力点２
４に出力するときのデイジタル信号と最大の基準
アナログ電圧ＶFに対応したデイジタル信号との
差に等しい分Ｘだけずれたデイジタル信号に対応
した電圧となる。また第(3)式の意味するところ
は、基準アナログ電圧ＶAR1と最大の基準アナロ
グ電圧ＶFとの差電圧（ＶF−ＶAR1）を得、また
ＶAR2（＝ＶAR2−ＶZ）を得、さらに上記（ＶF−
ＶAR1）と（ＶAR2−ＶZ）との差電圧を得てこれ
を二等分し、この二等分された電圧によつて基準
アナログ電圧ＶAR1を補正することである。
１）／２………(3) 上記第(3)式中における各電位は第５図に示す特
性図の通りである。すなわち、第５図は横軸に制
御回路２から送られてくる３ビツトのデイジタル
信号を、縦軸には各デイジタル信号に対する基準
アナログ電圧ＶAR1（ＶAR2）をそれぞれとつたも
のである。いまＶAR1が図示する電圧であるとす
ると、他方のＶAR2は最小の基準アナログ電圧ＶZ
に対応したデイジタル信号から、上記基準アナロ
グ電圧ＶAR1を第１の基準アナログ電圧出力点２
４に出力するときのデイジタル信号と最大の基準
アナログ電圧ＶFに対応したデイジタル信号との
差に等しい分Ｘだけずれたデイジタル信号に対応
した電圧となる。また第(3)式の意味するところ
は、基準アナログ電圧ＶAR1と最大の基準アナロ
グ電圧ＶFとの差電圧（ＶF−ＶAR1）を得、また
ＶAR2（＝ＶAR2−ＶZ）を得、さらに上記（ＶF−
ＶAR1）と（ＶAR2−ＶZ）との差電圧を得てこれ
を二等分し、この二等分された電圧によつて基準
アナログ電圧ＶAR1を補正することである。
いま仮に第５図においてデイジタル信号に対し
て基準アナログ電圧ＶAR1が直線的に変化すれ
ば、第(3)式右辺の第２項目の｛（ＶAR2−V2）−（Ｖ
F−ＶAR1）｝／２は零となりＶAR1に対して補正は
行なわれない。ところがデイジタル信号に対して
ＶAR1が直線的に変化しなければ必ず補正が行な
われる。上記ＶAR1に対する補正はＤ−Ａ変換回
路２１から出力されるすべてのＶAR1に対して行
なわれるために、第５図に示すＶAR1の変化はよ
り直線に近づくように補正される。この結果、Ｄ
−Ａ変換回路２１では高精度にＤ−Ａ変換を行な
うことが可能である。
て基準アナログ電圧ＶAR1が直線的に変化すれ
ば、第(3)式右辺の第２項目の｛（ＶAR2−V2）−（Ｖ
F−ＶAR1）｝／２は零となりＶAR1に対して補正は
行なわれない。ところがデイジタル信号に対して
ＶAR1が直線的に変化しなければ必ず補正が行な
われる。上記ＶAR1に対する補正はＤ−Ａ変換回
路２１から出力されるすべてのＶAR1に対して行
なわれるために、第５図に示すＶAR1の変化はよ
り直線に近づくように補正される。この結果、Ｄ
−Ａ変換回路２１では高精度にＤ−Ａ変換を行な
うことが可能である。
第６図ａ〜ｃはこの発明に係るデイジタル−ア
ナログ変換回路における補正例を示す特性図であ
り、それぞれ横軸には制御回路２からのデイジタ
ル信号を、縦軸には各デイジタル信号に対応する
基準アナログ電圧ＶAR1をとつたものであり、実
線は補正前のものを示し、また破線は補正後のも
のを示している。第６図ａ〜ｃから明らかなよう
にＶAR1の直線性が改善されていることがわか
る。
ナログ変換回路における補正例を示す特性図であ
り、それぞれ横軸には制御回路２からのデイジタ
ル信号を、縦軸には各デイジタル信号に対応する
基準アナログ電圧ＶAR1をとつたものであり、実
線は補正前のものを示し、また破線は補正後のも
のを示している。第６図ａ〜ｃから明らかなよう
にＶAR1の直線性が改善されていることがわか
る。
このように上記実施例によれば、デイジタル信
号に対する基準アナログ電圧の直線性を改善する
ようにしたので、抵抗２２ａ〜２２ｉにばらつき
があつても高精度にデイジタル−アナログ変換す
ることができる。
号に対する基準アナログ電圧の直線性を改善する
ようにしたので、抵抗２２ａ〜２２ｉにばらつき
があつても高精度にデイジタル−アナログ変換す
ることができる。
なおこの発明は上記実施例に限定されるもので
はなく、たとえば上記実施例では制御回路２から
送られるデイジタル信号のビツト数が３ビツトで
あり、さらにＤ−Ａ変換回路２１において直列接
続された抵抗が２２ａ〜２２ｉの９個である場合
について説明したが、これは必要とする分解能に
応じて増減することができる。
はなく、たとえば上記実施例では制御回路２から
送られるデイジタル信号のビツト数が３ビツトで
あり、さらにＤ−Ａ変換回路２１において直列接
続された抵抗が２２ａ〜２２ｉの９個である場合
について説明したが、これは必要とする分解能に
応じて増減することができる。
以上説明したようにこの発明によれば、高電位
印加点と低電位印加点との間に直列接続された
（ｎ＋１）個の抵抗からなり、これら各抵抗の直
列接続点からｎ通りの電圧を発生する抵抗直列回
路と、入力デイジタル信号に基づき上記抵抗直列
回路において高電位印加点からみてｉ番目と（ｉ
＋１）番目（ただしｉ＝１、２、…ｎ）の抵抗の
直列接続点で発生された電圧を選択しこれを第１
のアナログ電圧として出力する第１の選択手段
と、上記第１のアナログ電圧と上記抵抗直列回路
において高電位印加点からみて１番目と２番目の
抵抗の直列接続点で発生された電圧との差電圧を
得る第１の差電圧発生手段と、入力デイジタル信
号に基づき上記抵抗直列回路において低電位印加
点からみてｉ番目と（ｉ＋１）番目の抵抗の直列
接続点で発生された電圧を選択しこれを第２のア
ナログ電圧として出力する第２の選択手段と、上
記第２のアナログ電圧と上記抵抗直列回路におい
て低電位印加点からみて１番目と２番目の抵抗の
直列接続点で発生された電圧との差電圧を得る第
２の差電圧発生手段と、上記第１、第２の差電圧
発生手段で得られた両差電圧の差を二等分する電
圧等分手段と、上記第１のアナログ電圧を上記電
圧等分手段で等分された電圧で補正する電圧補正
手段とを具備し、第１のアナログ電圧の直線性を
改善するようにしたので、高精度にデイジタル−
アナログ変換が行なえるデイジタル−アナログ変
換回路を提供することができる。
印加点と低電位印加点との間に直列接続された
（ｎ＋１）個の抵抗からなり、これら各抵抗の直
列接続点からｎ通りの電圧を発生する抵抗直列回
路と、入力デイジタル信号に基づき上記抵抗直列
回路において高電位印加点からみてｉ番目と（ｉ
＋１）番目（ただしｉ＝１、２、…ｎ）の抵抗の
直列接続点で発生された電圧を選択しこれを第１
のアナログ電圧として出力する第１の選択手段
と、上記第１のアナログ電圧と上記抵抗直列回路
において高電位印加点からみて１番目と２番目の
抵抗の直列接続点で発生された電圧との差電圧を
得る第１の差電圧発生手段と、入力デイジタル信
号に基づき上記抵抗直列回路において低電位印加
点からみてｉ番目と（ｉ＋１）番目の抵抗の直列
接続点で発生された電圧を選択しこれを第２のア
ナログ電圧として出力する第２の選択手段と、上
記第２のアナログ電圧と上記抵抗直列回路におい
て低電位印加点からみて１番目と２番目の抵抗の
直列接続点で発生された電圧との差電圧を得る第
２の差電圧発生手段と、上記第１、第２の差電圧
発生手段で得られた両差電圧の差を二等分する電
圧等分手段と、上記第１のアナログ電圧を上記電
圧等分手段で等分された電圧で補正する電圧補正
手段とを具備し、第１のアナログ電圧の直線性を
改善するようにしたので、高精度にデイジタル−
アナログ変換が行なえるデイジタル−アナログ変
換回路を提供することができる。
第１図はアナログ−デイジタル変換回路のブロ
ツク構成図、第２図は抵抗分圧方式の従来のデイ
ジタル−アナログ変換回路の回路構成図、第３図
ａ〜ｃは上記アナログ−デイジタル変換回路の動
作を説明するための電位状態図、第４図はこの発
明の一実施例の回路構成図、第５図はその作用を
説明するための特性図、第６図ａ〜ｃはこの発明
に係るデイジタル−アナログ変換回路における補
正例を示す特性図である。 １……Ｄ−Ａ変換回路（デイジタル−アナログ
変換回路）、２……制御回路、３……比較回路、
２１……Ｄ−Ａ変換回路、２２……抵抗、２４…
…第１の基準アナログ電圧出力点、２５，２７…
…MOSトランジスタ、２６……第２の基準アナ
ログ電圧出力点、２８，３０，３４，４７……回
路点、２９，３１，３２，３３……MOSトラン
ジスタ、３５，３６……コンデンサ、３７……イ
ンバータ、４１……比較回路、４２，４３，４６
……MOSトランジスタ、４４……コンデンサ、
４５……反転回路。
ツク構成図、第２図は抵抗分圧方式の従来のデイ
ジタル−アナログ変換回路の回路構成図、第３図
ａ〜ｃは上記アナログ−デイジタル変換回路の動
作を説明するための電位状態図、第４図はこの発
明の一実施例の回路構成図、第５図はその作用を
説明するための特性図、第６図ａ〜ｃはこの発明
に係るデイジタル−アナログ変換回路における補
正例を示す特性図である。 １……Ｄ−Ａ変換回路（デイジタル−アナログ
変換回路）、２……制御回路、３……比較回路、
２１……Ｄ−Ａ変換回路、２２……抵抗、２４…
…第１の基準アナログ電圧出力点、２５，２７…
…MOSトランジスタ、２６……第２の基準アナ
ログ電圧出力点、２８，３０，３４，４７……回
路点、２９，３１，３２，３３……MOSトラン
ジスタ、３５，３６……コンデンサ、３７……イ
ンバータ、４１……比較回路、４２，４３，４６
……MOSトランジスタ、４４……コンデンサ、
４５……反転回路。
Claims (1)
- 【特許請求の範囲】 １ 高電位印加点と低電位印加点との間に直列接
続された（ｎ＋１）個の抵抗からなり、これら各
抵抗の直列接続点からｎ通りの電圧を発生する抵
抗直列回路と、 入力デイジタル信号に基づき上記抵抗直列回路
において高電位印加点からみてｉ番目と（ｉ＋
１）番目（ただしｉ＝１、２、…ｎ）の抵抗の直
列接続点で発生された電圧を選択しこれを第１の
アナログ電圧として出力する第１の選択手段と、 上記第１のアナログ電圧と上記抵抗直列回路に
おいて高電位印加点からみて１番目と２番目の抵
抗の直列接続点で発生された電圧との差電圧を得
る第１の差電圧発生手段と、 入力デイジタル信号に基づき上記抵抗直列回路
において低電位印加点からみてｉ番目と（ｉ＋
１）番目の抵抗の直列接続点で発生された電圧を
選択しこれを第２のアナログ電圧として出力する
第２の選択手段と、 上記第２のアナログ電圧と上記抵抗直列回路に
おいて低電位印加点からみて１番目と２番目の抵
抗の直列接続点で発生された電圧との差電圧を得
る第２の差電圧発生手段と、 上記第１、第２の差電圧発生手段で得られた両
差電圧の差を二等分する電圧等分手段と、 上記第１のアナログ電圧を上記電圧等分手段で
等分された電圧で補正する電圧補正手段と を具備したことをデイジタル−アナログ変換回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8764081A JPS57202124A (en) | 1981-06-08 | 1981-06-08 | Digital-to-analog converting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8764081A JPS57202124A (en) | 1981-06-08 | 1981-06-08 | Digital-to-analog converting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57202124A JPS57202124A (en) | 1982-12-10 |
| JPS6258571B2 true JPS6258571B2 (ja) | 1987-12-07 |
Family
ID=13920575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8764081A Granted JPS57202124A (en) | 1981-06-08 | 1981-06-08 | Digital-to-analog converting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57202124A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0395880U (ja) * | 1990-01-16 | 1991-09-30 | ||
| JPH04338481A (ja) * | 1991-05-14 | 1992-11-25 | Micro Device:Kk | 吸引式電気バリカン |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3333067A1 (de) * | 1983-09-14 | 1985-03-21 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Schaltungsanordnung zum umwandeln eines digitalen eingangssignals in ein analoges ausgangssignal |
| US4543560A (en) * | 1984-02-17 | 1985-09-24 | Analog Devices, Incorporated | Two-stage high resolution digital-to-analog converter |
| FR2607644B1 (fr) * | 1986-12-02 | 1989-02-10 | Efcis | Convertisseur numerique-analogique pour circuit de generation d'images video |
| JP2016054443A (ja) * | 2014-09-04 | 2016-04-14 | 株式会社東海理化電機製作所 | アナログ‐デジタル変換装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE369338B (ja) * | 1973-04-11 | 1974-08-19 | Munters Ab Carl |
-
1981
- 1981-06-08 JP JP8764081A patent/JPS57202124A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0395880U (ja) * | 1990-01-16 | 1991-09-30 | ||
| JPH04338481A (ja) * | 1991-05-14 | 1992-11-25 | Micro Device:Kk | 吸引式電気バリカン |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57202124A (en) | 1982-12-10 |
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