JPS6258656A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6258656A JPS6258656A JP60198074A JP19807485A JPS6258656A JP S6258656 A JPS6258656 A JP S6258656A JP 60198074 A JP60198074 A JP 60198074A JP 19807485 A JP19807485 A JP 19807485A JP S6258656 A JPS6258656 A JP S6258656A
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- Japan
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- polysilicon
- groove
- oxide film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置、特に高速・高密度の半導体装置の
￥Ｊ造方法に関する。
￥Ｊ造方法に関する。
従来の技術
半導体装置は最近ますます高速化・高密度化の傾向にあ
り、素子面積あるいは容品を低減Ｊ−るために、絶縁分
離の提案が数多くなされている。第２図は電子通信学会
技術研究報告Ｖｏ１．８５ Ｎｏ、６ ＳＳＤ、８５−
１に発表された従来例である。これはｎ型エピタキシャ
ル層３上に形成した酸化膜４．８ｉ３Ｎ４膜５．ＣＶＤ
ＳｉＯ２躾６を、レジストをマスクにして順次ドラ
イエツチングした後レジストを除去し、さらにＣＶＤ
５ｉ０２膜６をマスクにして、ｎ型エピタキシャル層
３．ｎ型埋込領域２．Ｐ型基板１を順次ドライエツチン
グして溝部７を形成する。さらに溝部７の底面にポロン
のイオン注入を行ない、チセンネルス１−ツバー領域８
を形成する〔第２図Ａ］。次に、ＣＶＤ ＳｉＯ２膜
６を除去し、溝部７の側面および底面に酸化膜９を形成
した後、５ｉｘＮｑ膜５を除去する。
り、素子面積あるいは容品を低減Ｊ−るために、絶縁分
離の提案が数多くなされている。第２図は電子通信学会
技術研究報告Ｖｏ１．８５ Ｎｏ、６ ＳＳＤ、８５−
１に発表された従来例である。これはｎ型エピタキシャ
ル層３上に形成した酸化膜４．８ｉ３Ｎ４膜５．ＣＶＤ
ＳｉＯ２躾６を、レジストをマスクにして順次ドラ
イエツチングした後レジストを除去し、さらにＣＶＤ
５ｉ０２膜６をマスクにして、ｎ型エピタキシャル層
３．ｎ型埋込領域２．Ｐ型基板１を順次ドライエツチン
グして溝部７を形成する。さらに溝部７の底面にポロン
のイオン注入を行ない、チセンネルス１−ツバー領域８
を形成する〔第２図Ａ］。次に、ＣＶＤ ＳｉＯ２膜
６を除去し、溝部７の側面および底面に酸化膜９を形成
した後、５ｉｘＮｑ膜５を除去する。
次に新たに３ｉ３Ｎ４膜１０を形成した後、溝部７にポ
リシリコン膜１１を充填し、その表面を酸化し、酸化膜
１２を形成する〔第２図Ｂ）。次にＳｉ３Ｎ４膜１０を
除去した後、酸化膜１３を形成１Ｊ−る（第２図Ｃ）。
リシリコン膜１１を充填し、その表面を酸化し、酸化膜
１２を形成する〔第２図Ｂ）。次にＳｉ３Ｎ４膜１０を
除去した後、酸化膜１３を形成１Ｊ−る（第２図Ｃ）。
弁明が解決しようとする問題点
このような従来の方法においては、酸化膜１３がフィー
ルド酸化膜となるわけであるが、高速化のためにまづま
リエビタギシＰル層が薄くなる傾向にある最近のデバイ
スでは、耐圧の関係から酸化１１Ｑ１３をあまり厚く形
成することができない。このため、配線容量が増加する
ことになり、高速化の妨げとなる。
ルド酸化膜となるわけであるが、高速化のためにまづま
リエビタギシＰル層が薄くなる傾向にある最近のデバイ
スでは、耐圧の関係から酸化１１Ｑ１３をあまり厚く形
成することができない。このため、配線容量が増加する
ことになり、高速化の妨げとなる。
本発明は工程数をあまり増やすことなく、また、デバイ
スの耐圧も低下覆ることなく、厚いフィールド酸化膜を
形成でさ、配線容量を低減で゛さる高速高密度の半導体
ｇ首を提供することを目的とりる。
スの耐圧も低下覆ることなく、厚いフィールド酸化膜を
形成でさ、配線容量を低減で゛さる高速高密度の半導体
ｇ首を提供することを目的とりる。
問題点を解決するための手段
本発明の半導体装置の製造方法は、崖導体基板の所定の
位置に溝部を形成した後、前記半導体基板の表面および
前記溝部の側面と底面に第１の酸化膜および耐酸化性被
膜を順次形成し、前記溝部にポリシリコンを充填し、前
記半導体基板上に形成した前記耐酸化性被膜のうち所望
の領域の耐酸化性被膜を選択的に残してこの耐酸化性被
膜をマスクにして選択酸化を行ない、西紀半導体基板表
面および前記ポリシリコン表面に所望の厚さの酸化膜を
同時に形成することを特徴とげる。
位置に溝部を形成した後、前記半導体基板の表面および
前記溝部の側面と底面に第１の酸化膜および耐酸化性被
膜を順次形成し、前記溝部にポリシリコンを充填し、前
記半導体基板上に形成した前記耐酸化性被膜のうち所望
の領域の耐酸化性被膜を選択的に残してこの耐酸化性被
膜をマスクにして選択酸化を行ない、西紀半導体基板表
面および前記ポリシリコン表面に所望の厚さの酸化膜を
同時に形成することを特徴とげる。
作用
この構成によると、ポリシリコンを溝部に充填した後に
、所望の領域にのみ３ｉ１Ｎ４膜を残し、この５ｉ３Ｎ
４１１９をマスクにして、ポリシリコンの表面及びデバ
イスを形成しないフィールド領域を同時に酸化するため
、工程数をあまり増やりことなく、厚いフィールド酸化
膜を形成できる。
、所望の領域にのみ３ｉ１Ｎ４膜を残し、この５ｉ３Ｎ
４１１９をマスクにして、ポリシリコンの表面及びデバ
イスを形成しないフィールド領域を同時に酸化するため
、工程数をあまり増やりことなく、厚いフィールド酸化
膜を形成できる。
実施例
以下、本発明の半導体装置の製造方法を具体的な一実施
例に基づいて説明する。第１図（＾）〜（Ｃ）は本発明
による半導体装置の製造工程を示す。
例に基づいて説明する。第１図（＾）〜（Ｃ）は本発明
による半導体装置の製造工程を示す。
先ず、比抵抗３ΩσのＰ型３ｉ基板１にｎ型埋込領域２
及び比抵抗０，６Ωｃｘで厚さ２μｌのｎ型エピタキシ
ャル層３を順次形成した後、従来と同様の方法により、
溝部７．Ｐ型チャンネルストッパー領域８を形成する。
及び比抵抗０，６Ωｃｘで厚さ２μｌのｎ型エピタキシ
ャル層３を順次形成した後、従来と同様の方法により、
溝部７．Ｐ型チャンネルストッパー領域８を形成する。
ここで溝部７の深さは、容量の低減と高い隔間耐圧を得
るために、ｎ片１哩込領域２よりも深く、たとえば、エ
ピタキシｔ・ル層３の厚ｄが２μｍでｎ型埋込領域２の
拡散深さが１μｍであるような場合、深さ３．５μｒｎ
Ｆ１度の）１４部７を形成づる。また、チ↑Ｉンネルス
トツパー領域８は、ボロンを加速エネルギー２５ＫｅＶ
、 ドーズ吊５ ｘ １０ｆ３１ｏｎｓ／−でイオン
注入して形成づる。
るために、ｎ片１哩込領域２よりも深く、たとえば、エ
ピタキシｔ・ル層３の厚ｄが２μｍでｎ型埋込領域２の
拡散深さが１μｍであるような場合、深さ３．５μｒｎ
Ｆ１度の）１４部７を形成づる。また、チ↑Ｉンネルス
トツパー領域８は、ボロンを加速エネルギー２５ＫｅＶ
、 ドーズ吊５ ｘ １０ｆ３１ｏｎｓ／−でイオン
注入して形成づる。
この後、溝部７の側面おＪ、び底面に約３０００人の酸
化膜９を形成し、さらに約１２００人の３ｉ３Ｎ４映１
０を形成づる。次に約１００００人のポリシリコン膜１
１及びレジス１〜層を順次形成し、エッチバック法によ
り溝部７をポリシリコン膜１１で充填する（第１図Ａ）
ａ次にレジスト２０をマスクにしてドライエツヂングを
行ない、デバイスを形成しないフィールド領域上のＳｉ
３Ｎ４膜１０を除去Ｊる（第１図［３）。この場合、レ
ジスト２０を形成づ−るためのマスク合ｉ！精度は、そ
れほど厳しくなくて良い。
化膜９を形成し、さらに約１２００人の３ｉ３Ｎ４映１
０を形成づる。次に約１００００人のポリシリコン膜１
１及びレジス１〜層を順次形成し、エッチバック法によ
り溝部７をポリシリコン膜１１で充填する（第１図Ａ）
ａ次にレジスト２０をマスクにしてドライエツヂングを
行ない、デバイスを形成しないフィールド領域上のＳｉ
３Ｎ４膜１０を除去Ｊる（第１図［３）。この場合、レ
ジスト２０を形成づ−るためのマスク合ｉ！精度は、そ
れほど厳しくなくて良い。
次にレジスト２０を除去した後、Ｓｉ３Ｎ４膜１０をマ
スクにして、１０５０℃、３３分の高圧酸化を行ないポ
リシリコン膜１１上およびフィールド領域み選択的に約
１００００人の酸化膜３０を同時に形成する〔第１図Ｃ
］。
スクにして、１０５０℃、３３分の高圧酸化を行ないポ
リシリコン膜１１上およびフィールド領域み選択的に約
１００００人の酸化膜３０を同時に形成する〔第１図Ｃ
］。
発明の詳細
な説明のように本発明の半導体装置の製造方法は、従来
の方法におけるポリシリコン膜上の酸化工程の時に、フ
ィールド領域の酸化を同時に行なうため、工程数をあま
り増やプことなく、厚いフィールド酸化膜が形成でき、
配線容量を低減することができ、高速で高密度の半導体
装置を実現でき、実用的にきわめて有用である。
の方法におけるポリシリコン膜上の酸化工程の時に、フ
ィールド領域の酸化を同時に行なうため、工程数をあま
り増やプことなく、厚いフィールド酸化膜が形成でき、
配線容量を低減することができ、高速で高密度の半導体
装置を実現でき、実用的にきわめて有用である。
第１図は本発明半導体装置の製造方法の具体的な一実施
例の製造工程の断面図、第２図は従来の半導体装置の１
１造工程の断面図である。 ／１，９．３０・・・酸化膜、７・・・溝部、１０・・
・Ｓｉ３Ｎ５ｍ、１１・・・ポリシリコン膜、２０・・
・レジスト代理人 森 本 義 弘 第１図 第２図
例の製造工程の断面図、第２図は従来の半導体装置の１
１造工程の断面図である。 ／１，９．３０・・・酸化膜、７・・・溝部、１０・・
・Ｓｉ３Ｎ５ｍ、１１・・・ポリシリコン膜、２０・・
・レジスト代理人 森 本 義 弘 第１図 第２図
Claims (1)
- １、半導体基板の所定の位置に溝部を形成した後、前記
半導体基板の表面および前記溝部の側面と底面に第１の
酸化膜および耐酸化性被膜を順次形成し、前記溝部にポ
リシリコンを充填し、前記半導体基板上に形成した前記
耐酸化性被膜のうち所望の領域の耐酸化性被膜を選択的
に残してこの耐酸化性被膜をマスクにして選択酸化を行
ない、前記半導体基板表面および前記ポリシリコン表面
に所望の厚さの酸化膜を同時に形成する半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60198074A JPS6258656A (ja) | 1985-09-06 | 1985-09-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60198074A JPS6258656A (ja) | 1985-09-06 | 1985-09-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6258656A true JPS6258656A (ja) | 1987-03-14 |
Family
ID=16385083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60198074A Pending JPS6258656A (ja) | 1985-09-06 | 1985-09-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6258656A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS596549A (ja) * | 1982-07-05 | 1984-01-13 | Nec Corp | 半導体装置の製造用金型 |
| JPH03155151A (ja) * | 1989-11-03 | 1991-07-03 | Motorola Inc | 半導体構造の製法 |
-
1985
- 1985-09-06 JP JP60198074A patent/JPS6258656A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS596549A (ja) * | 1982-07-05 | 1984-01-13 | Nec Corp | 半導体装置の製造用金型 |
| JPH03155151A (ja) * | 1989-11-03 | 1991-07-03 | Motorola Inc | 半導体構造の製法 |
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