JPH04162632A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04162632A JPH04162632A JP2289736A JP28973690A JPH04162632A JP H04162632 A JPH04162632 A JP H04162632A JP 2289736 A JP2289736 A JP 2289736A JP 28973690 A JP28973690 A JP 28973690A JP H04162632 A JPH04162632 A JP H04162632A
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- JP
- Japan
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- silicon oxide
- silicon nitride
- polysilicon
- oxide film
- Prior art date
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- Pending
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に超高速バイポーラ集積
回路に関するものである。
回路に関するものである。
超高速バイポーラ集積回路においては、特にパターンの
微細化を図るため、高度の自己整合技術が活用されてい
る。
微細化を図るため、高度の自己整合技術が活用されてい
る。
従来技術によるバイポーラ集積回路について、第３図を
参照して説明する。
参照して説明する。
はじめにシリコン基板１に絶縁分離用の酸化シリコン膜
２２を形成し、この領域に対してフォトリソグラフィー
により位置合わせして硼素添加ポリシリコン２３を形成
する。
２２を形成し、この領域に対してフォトリソグラフィー
により位置合わせして硼素添加ポリシリコン２３を形成
する。
このとき絶縁分離用の酸化シリコン膜２２と外部ベース
１４との距離Ｄ１とＤ２とを常に等しくすることは難し
い。
１４との距離Ｄ１とＤ２とを常に等しくすることは難し
い。
つぎに硼素添加ポリシリコン２３から硼素を拡散して外
部ベース１４を形成する。
部ベース１４を形成する。
つぎにＣＶＤ法により酸化シリコン膜を堆積し、ＲＩＥ
法によりエッチバックして酸化シリコン膜からなる側壁
２４を形成し、全面に酸化シリコン膜２５を堆積してか
ら開口を形成して、イオン注入によりベース１８を形成
する。
法によりエッチバックして酸化シリコン膜からなる側壁
２４を形成し、全面に酸化シリコン膜２５を堆積してか
ら開口を形成して、イオン注入によりベース１８を形成
する。
最後に砒素添加ポリシリコン２６を形成し、熱処理によ
りエミッタ２１を形成して素子部が完成する。
りエミッタ２１を形成して素子部が完成する。
従来技術においては、絶縁分離用の酸化シリコン膜に対
して位置合わせしたフォトレジストパターンをマスクと
してエツチングした硼素添加ポリシリコンから拡散して
外部ベースを形成している。
して位置合わせしたフォトレジストパターンをマスクと
してエツチングした硼素添加ポリシリコンから拡散して
外部ベースを形成している。
そのため絶縁分離用の酸化シリコン膜と硼素添加ポリシ
リコンとの間隔に十分な余裕をとる必要がある。
リコンとの間隔に十分な余裕をとる必要がある。
素子面積が大きくなり、高速化のための高密度化が阻害
される。
される。
絶縁分離用の酸化シリコン膜２２と外部ベース１４との
距離Ｄ１とＤ２とが異なることにより素子特性にばらつ
きが発生するという欠点がある。
距離Ｄ１とＤ２とが異なることにより素子特性にばらつ
きが発生するという欠点がある。
本発明の半導体装置は、−導電型半導体基板上に逆導電
型半導体層が形成され、少なくとも該逆導電型半導体層
を貫通する絶縁分離帯に囲まれた前記逆導電型半導体層
に高濃度の一導電型の第１領域に挟まれた低濃度の一導
電型の第２領域が形成され、該第２領域内に逆導電型第
３領域が形成され、前記絶縁分離帯は異なる深さを有し
、かつ前記第１領域が隣接する前記絶縁分離帯から等し
い距離に設けられているものである。
型半導体層が形成され、少なくとも該逆導電型半導体層
を貫通する絶縁分離帯に囲まれた前記逆導電型半導体層
に高濃度の一導電型の第１領域に挟まれた低濃度の一導
電型の第２領域が形成され、該第２領域内に逆導電型第
３領域が形成され、前記絶縁分離帯は異なる深さを有し
、かつ前記第１領域が隣接する前記絶縁分離帯から等し
い距離に設けられているものである。
つぎに本発明の第１の実施例について、第１図（ａ）〜
（ｉ）を参照して説明する。
（ｉ）を参照して説明する。
はじめにＰ型シリコン基板１ａに高濃度Ｎ型埋め込み層
２ａを形成し、厚さ１．０μｍのＮ型エピタキシャル層
３を形成する。
２ａを形成し、厚さ１．０μｍのＮ型エピタキシャル層
３を形成する。
つぎに厚さ０．１μｍの酸化シリコン膜４、厚さ０．１
μｍの窒化シリコン膜５、厚さ０．２μｍの無添加ポリ
シリコンロ、厚さ０．３μｍの窒化シリコン膜７、厚さ
０．３μｍのアルミニウム８を順次堆積する。
μｍの窒化シリコン膜５、厚さ０．２μｍの無添加ポリ
シリコンロ、厚さ０．３μｍの窒化シリコン膜７、厚さ
０．３μｍのアルミニウム８を順次堆積する。
つぎにフォトリソグラフィーとエツチングにより絶縁分
離帯予定領域のアルミニウム８を除去する。
離帯予定領域のアルミニウム８を除去する。
つぎにアルミニウム８を除去した領域のうち、浅い絶縁
層を形成する部分をフォトレジスト９で被覆したのち、
ＣＦ４またはＳＦ８ガスを用いたＲＩＥ法により窒化シ
リコン膜７、ポリシリコンロ、窒化シリコン膜５、酸化
シリコン膜４を順次エツチングする。
層を形成する部分をフォトレジスト９で被覆したのち、
ＣＦ４またはＳＦ８ガスを用いたＲＩＥ法により窒化シ
リコン膜７、ポリシリコンロ、窒化シリコン膜５、酸化
シリコン膜４を順次エツチングする。
つぎに第１図（ｂ）に示すように、フォトレジスト９を
除去したのちＳＦ、ガスを用いたＲＩＥ法により、領域
Ａと領域Ｂとでは窒化シリコン膜７、ポリシリコンロ、
窒化シリコン膜５、酸化シリコン膜４、Ｎ型エピタキシ
ャル層３、Ｎ型埋込層２ａがエツチングされ、領域Ｂで
はＮ型エピタキシャル層３とＮ型埋込層２ａの一部とが
エツチングされる。
除去したのちＳＦ、ガスを用いたＲＩＥ法により、領域
Ａと領域Ｂとでは窒化シリコン膜７、ポリシリコンロ、
窒化シリコン膜５、酸化シリコン膜４、Ｎ型エピタキシ
ャル層３、Ｎ型埋込層２ａがエツチングされ、領域Ｂで
はＮ型エピタキシャル層３とＮ型埋込層２ａの一部とが
エツチングされる。
その結果、領域Ａ、Ｃと領域Ｂとで異なる深さの溝が形
成される。
成される。
つぎに第１図（Ｃ）に示すように、アルミニウム８を除
去したのち、熱酸化により溝側面とポリシリコン側面と
に厚さ０．２μｍの酸化シリコン膜１０．１１を形成し
たのちＮ Ｂ Ｐ Ｓ Ｇ （ｂｏｒｏ−１ｈｏｓｐｈ
ｏ ５ｉｌｉｃａｔｅ ｇ−１ａｓｓ ）膜あるいはＢ
ＳＧ（ｂ。
去したのち、熱酸化により溝側面とポリシリコン側面と
に厚さ０．２μｍの酸化シリコン膜１０．１１を形成し
たのちＮ Ｂ Ｐ Ｓ Ｇ （ｂｏｒｏ−１ｈｏｓｐｈ
ｏ ５ｉｌｉｃａｔｅ ｇ−１ａｓｓ ）膜あるいはＢ
ＳＧ（ｂ。
ｒｏ−ｓｉｌｉｃａｔｅ Ｌｌａｓｓ ）膜１２を溝が
完全に埋まるところまで堆積する。溝の幅が１．０μｍ
ならばＢＳＧ膜１２の膜厚は０．８μｍが適当である。
完全に埋まるところまで堆積する。溝の幅が１．０μｍ
ならばＢＳＧ膜１２の膜厚は０．８μｍが適当である。
つぎにＢＳＧ膜１２の極く一部をウェットエツチングし
たのち、ＲＩＥ法によりエッチバックして平坦化する。
たのち、ＲＩＥ法によりエッチバックして平坦化する。
つぎに第１図（ｄ）に示すように、フォトリソグラフィ
ーによりコレクタ引き出し部の窒化シリコン膜７、ポリ
シリコン７、窒化シリコン膜５、酸化シリコン膜４を選
択エツチングし、露出したＮ型エピタキシャル層３に９
５０℃、１０分の条件で燐拡散する。
ーによりコレクタ引き出し部の窒化シリコン膜７、ポリ
シリコン７、窒化シリコン膜５、酸化シリコン膜４を選
択エツチングし、露出したＮ型エピタキシャル層３に９
５０℃、１０分の条件で燐拡散する。
つぎに第１図（ｅ）に示すように、外部ベース形成予定
領域の酸化シリコン膜１１、窒化シリコン膜５、酸化シ
リコン膜４を選択エツチングし、厚さ０．５ａｍのポリ
シリコン１３．１３ａ、１３ｂを堆積して、フォトレジ
スト（図示せず）塗布、ハードベーク、ＲＩＥ法による
エッチバックを行なって平坦化する。
領域の酸化シリコン膜１１、窒化シリコン膜５、酸化シ
リコン膜４を選択エツチングし、厚さ０．５ａｍのポリ
シリコン１３．１３ａ、１３ｂを堆積して、フォトレジ
スト（図示せず）塗布、ハードベーク、ＲＩＥ法による
エッチバックを行なって平坦化する。
つぎに第１図（ｆ）に示すように、硼素をイオン注入し
て１０００℃、２０分間の熱処理を行ない、外部ベース
１４を形成する。
て１０００℃、２０分間の熱処理を行ない、外部ベース
１４を形成する。
つぎに第１図（ｇ）に示すように、熱酸化によりポリシ
リコン１３． １３ ａ、 １３ ｂの露出面に酸化
シリコン膜１５を形成する。
リコン１３． １３ ａ、 １３ ｂの露出面に酸化
シリコン膜１５を形成する。
つぎにフォトレジストとＲＩＥ法により、ベース形成予
定領域の窒化シリコン膜７を除去し、無添加ポリシリコ
ンロをエツチングする。このとき硼素添加ポリシリコン
よりも無添加ポリシリコンのエツチングレートが大きい
ヒドラジンによるウェットエツチングを行なう。
定領域の窒化シリコン膜７を除去し、無添加ポリシリコ
ンロをエツチングする。このとき硼素添加ポリシリコン
よりも無添加ポリシリコンのエツチングレートが大きい
ヒドラジンによるウェットエツチングを行なう。
つぎに第１図（ｈ）に示すように、ポリシリコン１３．
１３ ａ、 １３ ｂを熱酸化して酸化シリコン膜
１６を形成したのち、ＲＩＥ法によりベース形成予定領
域の窒化シリコン膜５と酸化シリコン膜４とを選択エツ
チングしてから、熱酸化により厚さ５００人の酸化シリ
コン膜１７を形成し、硼素イオン注入とアニールにより
ベース１８を形成する。
１３ ａ、 １３ ｂを熱酸化して酸化シリコン膜
１６を形成したのち、ＲＩＥ法によりベース形成予定領
域の窒化シリコン膜５と酸化シリコン膜４とを選択エツ
チングしてから、熱酸化により厚さ５００人の酸化シリ
コン膜１７を形成し、硼素イオン注入とアニールにより
ベース１８を形成する。
つぎに第１図（ｉ）に示すように、全面に厚さ０．３μ
ｍの窒化シリコン膜を堆積したのち、ＲＩＥ法によりエ
ッチバックしてエミッタの側壁となる窒化シリコン膜１
９を生成する。
ｍの窒化シリコン膜を堆積したのち、ＲＩＥ法によりエ
ッチバックしてエミッタの側壁となる窒化シリコン膜１
９を生成する。
つぎに酸化シリコン膜１７をエツチングしてポリシリコ
ン２０を堆積し、このポリシリコン２０に砒素をイオン
注入したのちアニールしてエミッタ２１を形成して素子
部が完成する。
ン２０を堆積し、このポリシリコン２０に砒素をイオン
注入したのちアニールしてエミッタ２１を形成して素子
部が完成する。
つぎに本発明の第２の実施例について、第２図を参照し
て説明する。
て説明する。
Ｎ型ピタキシャル層３を形成したのち、ＬＯＣＯ８選択
酸化法により素子領域を除いて絶縁分離用のフィールド
酸化膜２２を形成する。
酸化法により素子領域を除いて絶縁分離用のフィールド
酸化膜２２を形成する。
本実施例では寄生容量がさらに低減できる利点がある。
絶縁分離帯に対して自己整合的に等しい間隔を置いて２
つの拡散層を形成することができ、特性のばらつきを低
減することができる。
つの拡散層を形成することができ、特性のばらつきを低
減することができる。
絶縁分離帯と素子との距離を最小限に削減することによ
り、半導体装置の高集積化が可能になった。
り、半導体装置の高集積化が可能になった。
またＬＯＧＯ８選択酸化法によるフィールド酸化膜を用
いることにより寄生容量が低減され高速動作が可能にな
った。
いることにより寄生容量が低減され高速動作が可能にな
った。
第１図（ａ）〜（ｉ）は本発明の第１の実施例を工程順
に示す断面図、第２図は本発明の第２の実施例を示す断
面図、第３図は従来技術によるバイポーラ集積回路を示
す断面図である。 １・・・シリコン基板、１ａ・・・Ｐ型シリコン基板、
２・・・埋込層、２ａ・・・高濃度Ｎ型埋込層、３・・
・エピタキシャル層、３ａ・・・Ｎ型エピタキシャル層
、４・・・酸化シリコン膜、５・・・窒化シリコン膜、
６・・・無添加ポリシリコン、７・・・窒化シリコン膜
、８・・・アルミニウム、９・・・フォトレジスト、１
０・・・酸化シリコン膜、１１・・・酸化シリコン膜、
１２・・・ＢＳＧ膜、１３，１３ａ、１３ｂ−・・ポリ
シリコン、１４・・・外部ベース、１５・・・酸化シリ
コン膜、１６・・・酸化シリコン膜、１７・・・酸化シ
リコンＩＩ、１８・・・ベース、１９・・・窒化シリコ
ンＩ［，２０−・・ポリシリコン、２１・・・エミッタ
、２２・・・フィールド酸化膜、２３・・・硼素添加ポ
リシリコン、２４・・・側壁、２５・・・酸化シリコン
膜、２６・・・砒素添加ポリシリコン。
に示す断面図、第２図は本発明の第２の実施例を示す断
面図、第３図は従来技術によるバイポーラ集積回路を示
す断面図である。 １・・・シリコン基板、１ａ・・・Ｐ型シリコン基板、
２・・・埋込層、２ａ・・・高濃度Ｎ型埋込層、３・・
・エピタキシャル層、３ａ・・・Ｎ型エピタキシャル層
、４・・・酸化シリコン膜、５・・・窒化シリコン膜、
６・・・無添加ポリシリコン、７・・・窒化シリコン膜
、８・・・アルミニウム、９・・・フォトレジスト、１
０・・・酸化シリコン膜、１１・・・酸化シリコン膜、
１２・・・ＢＳＧ膜、１３，１３ａ、１３ｂ−・・ポリ
シリコン、１４・・・外部ベース、１５・・・酸化シリ
コン膜、１６・・・酸化シリコン膜、１７・・・酸化シ
リコンＩＩ、１８・・・ベース、１９・・・窒化シリコ
ンＩ［，２０−・・ポリシリコン、２１・・・エミッタ
、２２・・・フィールド酸化膜、２３・・・硼素添加ポ
リシリコン、２４・・・側壁、２５・・・酸化シリコン
膜、２６・・・砒素添加ポリシリコン。
Claims (1)
- 一導電型半導体基板上に逆導電型半導体層が形成され
、少なくとも該逆導電型半導体層を貫通する絶縁分離帯
に囲まれた前記逆導電型半導体層に高濃度の一導電型の
第１領域に挟まれた低濃度の一導電型の第２領域が形成
され、該第２領域内に逆導電型第３領域が形成された半
導体装置において、前記絶縁分離帯は異なる深さを有し
、かつ第１領域が隣接する前記絶縁分離帯から等しい距
離に設けられていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2289736A JPH04162632A (ja) | 1990-10-25 | 1990-10-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2289736A JPH04162632A (ja) | 1990-10-25 | 1990-10-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04162632A true JPH04162632A (ja) | 1992-06-08 |
Family
ID=17747091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2289736A Pending JPH04162632A (ja) | 1990-10-25 | 1990-10-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04162632A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5688702A (en) * | 1988-02-08 | 1997-11-18 | Kabushiki Kaisha Toshiba | Process of making a semiconductor device using a silicon-on-insulator substrate |
-
1990
- 1990-10-25 JP JP2289736A patent/JPH04162632A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5688702A (en) * | 1988-02-08 | 1997-11-18 | Kabushiki Kaisha Toshiba | Process of making a semiconductor device using a silicon-on-insulator substrate |
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