JPS6258661A - 複合ゲ−トアレイ方式の半導体集積回路装置 - Google Patents
複合ゲ−トアレイ方式の半導体集積回路装置Info
- Publication number
- JPS6258661A JPS6258661A JP60194563A JP19456385A JPS6258661A JP S6258661 A JPS6258661 A JP S6258661A JP 60194563 A JP60194563 A JP 60194563A JP 19456385 A JP19456385 A JP 19456385A JP S6258661 A JPS6258661 A JP S6258661A
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- Japan
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- logic
- general
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は半導体集積回路装置に関し、特にゲートアレイ
方式のセル領域と機能の定まった機能セル領域とを混在
させた複合ゲートアレイ方式の半導体集積回路装置に関
するものである。
方式のセル領域と機能の定まった機能セル領域とを混在
させた複合ゲートアレイ方式の半導体集積回路装置に関
するものである。
（従来技術）
ゲートアレイ方式の半導体集積回路装置ではマスクスラ
イス方式と呼ばれるチップ構成を採っている。マスタス
ライス方式では基本セルを予めチップ上に形成しておき
、基本セル間の配線設計だけを追加して所望の半導体集
積回路装置を得る。ゲートアレイ方式は少量多品種の半
導体集積回路装置を短期間に、しかも安価に製造するの
に適している。
イス方式と呼ばれるチップ構成を採っている。マスタス
ライス方式では基本セルを予めチップ上に形成しておき
、基本セル間の配線設計だけを追加して所望の半導体集
積回路装置を得る。ゲートアレイ方式は少量多品種の半
導体集積回路装置を短期間に、しかも安価に製造するの
に適している。
ゲートアレイ方式において、メモリの集積度を向上させ
るために、ＲＡＭやＲＯＭの専用領域を設ける方式があ
る。
るために、ＲＡＭやＲＯＭの専用領域を設ける方式があ
る。
メモリの専用領域を設けるその方式は、アクセス時間な
どのメモリ特性に優れ、マスタスライス上での集積度も
高くなる利点をもつが、ユーザの要求するメモリ容量が
マスタスライスのメモリ容量より少ない場合には集積度
が低くなる。
どのメモリ特性に優れ、マスタスライス上での集積度も
高くなる利点をもつが、ユーザの要求するメモリ容量が
マスタスライスのメモリ容量より少ない場合には集積度
が低くなる。
メモリ素子と論理素子の比率に拘らず、セル利用面積を
最適化するために、論理機能の実現を主目的とする論理
専用汎用セルとメモリ機能の実現を主目的とするメモリ
専用汎用セルの２種類の汎用セルを備え、１つのチップ
の中で論理回路の密な部分ではメモリ専用汎用セルを配
線専用領域とし、メモリ回路の密な部分では論理専用汎
用セル領域を配線専用領域として用いる半導体集積回路
装置が提案されている（特開昭５９−１１６７０号公報
参照）。
最適化するために、論理機能の実現を主目的とする論理
専用汎用セルとメモリ機能の実現を主目的とするメモリ
専用汎用セルの２種類の汎用セルを備え、１つのチップ
の中で論理回路の密な部分ではメモリ専用汎用セルを配
線専用領域とし、メモリ回路の密な部分では論理専用汎
用セル領域を配線専用領域として用いる半導体集積回路
装置が提案されている（特開昭５９−１１６７０号公報
参照）。
しかし、論理専用汎用セルとメモリ専用汎用セルを備え
た半導体集積回路装置を用いてメモリ回路を構成した場
合、メモリ容量の柔軟性が生じ、メモリをゲートアレイ
チップの任意の位置に配置できる自由度が増すが、集積
度は必ずしも高いとは言えず、また、メモリの特性もあ
まり優れたものとはならない。
た半導体集積回路装置を用いてメモリ回路を構成した場
合、メモリ容量の柔軟性が生じ、メモリをゲートアレイ
チップの任意の位置に配置できる自由度が増すが、集積
度は必ずしも高いとは言えず、また、メモリの特性もあ
まり優れたものとはならない。
（目的）
本発明は柔軟性、集積度ともに優れ、動作特性も優れた
回路を構成することのできる複合ゲートアレイ方式の半
導体集積回路装置を提供する二盪目的とするものである
。
回路を構成することのできる複合ゲートアレイ方式の半
導体集積回路装置を提供する二盪目的とするものである
。
（構成）
本発明の半導体集積回路装置では、論理機能の実現を主
目的とする論理専用汎用セル領域が複数個設けられ、こ
れらの論理専用汎用セル領域の間には所定の機能が実現
されている機能セル領域が配置されている。また、論理
専用汎用セル領域及び機能セル領域は配線領域としての
機能も有し、論理専用汎用セルが主として使用される部
分では機能セル領域が配線専用領域として使用され、機
能セルが主として使用される部分では論理専用汎用セル
領域が配線専用領域として使用される。
目的とする論理専用汎用セル領域が複数個設けられ、こ
れらの論理専用汎用セル領域の間には所定の機能が実現
されている機能セル領域が配置されている。また、論理
専用汎用セル領域及び機能セル領域は配線領域としての
機能も有し、論理専用汎用セルが主として使用される部
分では機能セル領域が配線専用領域として使用され、機
能セルが主として使用される部分では論理専用汎用セル
領域が配線専用領域として使用される。
以下、実施例について具体的に説明する。
第１図は一実施例におけるマスタスライスを表わす。
２（２−１〜２−７）は論理専用汎用セル領域であり、
複数の列状に配列されている。４は機能セルＣ領域、６
は機能セルＢ領域、８ （８−１〜８−６）は機能セル
Ａ領域であり、これらの機能セル領域４，６．８は論理
専用汎用セル領域２の間に配置されている。機能セル領
域４，６．８にはそれぞれ例えば、メモリ、Ｄ／Ａコン
バータ、演算増幅器、ＡＬＵなどが実現されている。機
能セル領域４，６．８の配列は、それらの機能セル領域
４，６．８により構成される回路が完成されるのに好都
合なように予め設定されている。９（９−１〜９−４）
はチップ外部との信号の授受に携わる入出力専用の汎用
セル領域である。
複数の列状に配列されている。４は機能セルＣ領域、６
は機能セルＢ領域、８ （８−１〜８−６）は機能セル
Ａ領域であり、これらの機能セル領域４，６．８は論理
専用汎用セル領域２の間に配置されている。機能セル領
域４，６．８にはそれぞれ例えば、メモリ、Ｄ／Ａコン
バータ、演算増幅器、ＡＬＵなどが実現されている。機
能セル領域４，６．８の配列は、それらの機能セル領域
４，６．８により構成される回路が完成されるのに好都
合なように予め設定されている。９（９−１〜９−４）
はチップ外部との信号の授受に携わる入出力専用の汎用
セル領域である。
第１図の例では、破線で囲まれた領域１０にメモリ領域
を形成し、鎖線で囲まれた領域１２にランダムロジック
領域を形成したものである。メモリ領域１０では論理専
用汎用セル領域２はその上に配線パターンが施されて配
線専用領域として使用され、機能セル領域４，６．８−
１．８−２の間を接続している。ランダムロジック領域
１２では機能セル領域８−２〜８−６はその上に配線パ
ターンが施されて配線専用領域として使用され。
を形成し、鎖線で囲まれた領域１２にランダムロジック
領域を形成したものである。メモリ領域１０では論理専
用汎用セル領域２はその上に配線パターンが施されて配
線専用領域として使用され、機能セル領域４，６．８−
１．８−２の間を接続している。ランダムロジック領域
１２では機能セル領域８−２〜８−６はその上に配線パ
ターンが施されて配線専用領域として使用され。
論理専用汎用セル領域２−５〜２−７の間を接続してい
る。
る。
第２図は第１図と同一のマスタスライスを用いて第１図
とは異なる比率のメモリ領域２０とランダムロジック領
域２２を形成したものである。この場合も、第１図と同
様に、メモリ領域２０では論理専用汎用セル領域が配線
専用領域として使用され、ランダムロジック領域２２で
は機能セル領域が配線専用領域として使用されている。
とは異なる比率のメモリ領域２０とランダムロジック領
域２２を形成したものである。この場合も、第１図と同
様に、メモリ領域２０では論理専用汎用セル領域が配線
専用領域として使用され、ランダムロジック領域２２で
は機能セル領域が配線専用領域として使用されている。
第３図には配線を施してＲＡ、 Ｍを実現する例を示す
。
。
機能セルＡ領域８には一例としてｍＸｎ個のＲＡＭセル
３１１〜３ｍ−ｎと、Ｘメインデコーダ５１〜５ｍ、ワ
ード線４１〜４ｍ及びビット線６１ａ〜６ｎｂが設けら
れている。１組のＲＡＭセル３１−１〜３１−ｎがＸメ
インデコーダ５１により制御されるワード線４１に共通
に接続されているように、他の組のＲＡＭセルも特定の
Ｘメインデコーダにより制御されるワード線に共通に接
続されている。
３１１〜３ｍ−ｎと、Ｘメインデコーダ５１〜５ｍ、ワ
ード線４１〜４ｍ及びビット線６１ａ〜６ｎｂが設けら
れている。１組のＲＡＭセル３１−１〜３１−ｎがＸメ
インデコーダ５１により制御されるワード線４１に共通
に接続されているように、他の組のＲＡＭセルも特定の
Ｘメインデコーダにより制御されるワード線に共通に接
続されている。
機能セルＢ領域６にはＹデコーダ７２とビットｆｉ６！
ａ〜６ｎｂのプルアップトランジスタの機能が備えられ
ている。
ａ〜６ｎｂのプルアップトランジスタの機能が備えられ
ている。
機能セルＣ領域４には読出し／書込み制御回路７４とセ
ンス回路７６が備えられている。
ンス回路７６が備えられている。
機能セルＡ領域８と機能セルＢ領域６の間の接続は、Ｗ
Ｊ機能セル領域８，６間の論理専用汎用セル領域に配線
を施こすことにより行ない、また、機能セルＢ領域８と
機能セルＢ領域６の間の接続は、両機能セル領域８，６
間の論理専用汎用セル領域に配線を施こすことにより行
なう。
Ｊ機能セル領域８，６間の論理専用汎用セル領域に配線
を施こすことにより行ない、また、機能セルＢ領域８と
機能セルＢ領域６の間の接続は、両機能セル領域８，６
間の論理専用汎用セル領域に配線を施こすことにより行
なう。
また、Ｘプリデコーダ７８．アドレスバッファ８０はＲ
Ａ Ｍ容量の増減に対して柔軟性を持たせるために、機
能セルＡ領域８、機能セルＢ領域６゜機能セルＣ領域４
には設けられていない。これらのＸプリデコーダ７８、
アドレスバッファ８０は論理専用汎用セルを用いて構成
する。
Ａ Ｍ容量の増減に対して柔軟性を持たせるために、機
能セルＡ領域８、機能セルＢ領域６゜機能セルＣ領域４
には設けられていない。これらのＸプリデコーダ７８、
アドレスバッファ８０は論理専用汎用セルを用いて構成
する。
機能セルＡ領域８、機能セルＢ領域６、機能セルＣ領域
４内に設けられる回路は第３図に例示のものに限られな
い。用途に応じて任意の回路を設けることができる。機
能セル領域の種類も３種類に限られない。しかし、機能
セル領域間の信号の授受が少なくてすむように考慮して
機能セルを決定するのが好ましい。
４内に設けられる回路は第３図に例示のものに限られな
い。用途に応じて任意の回路を設けることができる。機
能セル領域の種類も３種類に限られない。しかし、機能
セル領域間の信号の授受が少なくてすむように考慮して
機能セルを決定するのが好ましい。
また、メモリを構成する場合に、メモリのビット数とワ
ード数が決まればメモリ用機能セルなどの配置方法の自
由度はなくなるが、その場合には逆にメモリ回路の特性
を予想することが容易になる利点がある。
ード数が決まればメモリ用機能セルなどの配置方法の自
由度はなくなるが、その場合には逆にメモリ回路の特性
を予想することが容易になる利点がある。
（効果）
本発明によれば、１個のマスタスライスに配線領域とし
ての機能をもつ機能セル領域と論理専用汎用セル領域と
を備えているので、未使用の機能セル領域や論理専用汎
用セル領域を配線領域として使用でき、メモリなどの機
能領域とランダムロジック領域との比率を任意に設定す
ることができる柔軟性をもっているだけでなく、さらに
、機能セル領域の機能は予め特定の機能を達成するよう
に回路が構成されているので、回路特性が優れ。
ての機能をもつ機能セル領域と論理専用汎用セル領域と
を備えているので、未使用の機能セル領域や論理専用汎
用セル領域を配線領域として使用でき、メモリなどの機
能領域とランダムロジック領域との比率を任意に設定す
ることができる柔軟性をもっているだけでなく、さらに
、機能セル領域の機能は予め特定の機能を達成するよう
に回路が構成されているので、回路特性が優れ。
動作が安定し、また、高集積度を達成することができる
。
。
第１図及び第２図はそれぞれ本発明の実施例のレイアウ
トを示す平面図、第３図は一実施例で構成されるメモリ
装置の例を示す回路図である。 ２−１〜２−７・・・・・論理専用汎用セル領域、４．
６．８−１〜８−６・・・・・・機能セル領域。
トを示す平面図、第３図は一実施例で構成されるメモリ
装置の例を示す回路図である。 ２−１〜２−７・・・・・論理専用汎用セル領域、４．
６．８−１〜８−６・・・・・・機能セル領域。
Claims (1)
- （１）論理機能の実現を主目的とする論理専用汎用セル
領域が複数個設けられ、 これらの論理専用汎用セル領域の間には所定の機能が実
現されている機能セル領域が配置されており、かつ、 前記論理専用汎用セル領域及び機能セル領域は配線領域
としての機能も有し、論理専用汎用セルが主として使用
される部分では前記機能セル領域が配線専用領域として
使用され、機能セルが主として使用される部分では前記
論理専用汎用セル領域が配線専用領域として使用される
ことを特徴とする複合ゲートアレイ方式の半導体集積回
路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60194563A JPH0828484B2 (ja) | 1985-09-02 | 1985-09-02 | 複合ゲ−トアレイ方式の半導体集積回路装置 |
| US07/224,268 US4855803A (en) | 1985-09-02 | 1988-07-26 | Selectively definable semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60194563A JPH0828484B2 (ja) | 1985-09-02 | 1985-09-02 | 複合ゲ−トアレイ方式の半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6258661A true JPS6258661A (ja) | 1987-03-14 |
| JPH0828484B2 JPH0828484B2 (ja) | 1996-03-21 |
Family
ID=16326610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60194563A Expired - Lifetime JPH0828484B2 (ja) | 1985-09-02 | 1985-09-02 | 複合ゲ−トアレイ方式の半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828484B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6064447A (ja) * | 1983-09-19 | 1985-04-13 | Fujitsu Ltd | ゲ−トアレイ型集積回路 |
| JPS60134436A (ja) * | 1983-12-23 | 1985-07-17 | Hitachi Ltd | マスタスライスｌｓｉ |
-
1985
- 1985-09-02 JP JP60194563A patent/JPH0828484B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6064447A (ja) * | 1983-09-19 | 1985-04-13 | Fujitsu Ltd | ゲ−トアレイ型集積回路 |
| JPS60134436A (ja) * | 1983-12-23 | 1985-07-17 | Hitachi Ltd | マスタスライスｌｓｉ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0828484B2 (ja) | 1996-03-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |