JPS6122649A - ゲ−トアレイｌｓｉ装置 - Google Patents
ゲ−トアレイｌｓｉ装置Info
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- JPS6122649A JPS6122649A JP59135214A JP13521484A JPS6122649A JP S6122649 A JPS6122649 A JP S6122649A JP 59135214 A JP59135214 A JP 59135214A JP 13521484 A JP13521484 A JP 13521484A JP S6122649 A JPS6122649 A JP S6122649A
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- memory circuit
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
- H10D84/909—Microarchitecture
- H10D84/935—Degree of specialisation for implementing specific functions
- H10D84/937—Implementation of digital circuits
- H10D84/938—Implementation of memory functions
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ゲートアレイＬＳＩ装置に関し、特にメモリ
回路を内蔵し、該メモリ回路の入力端子等を所定の電源
電圧にクリップすることによシ該メモリ回路の容量およ
び回路構成等を変更できるようにしたＬＳＩ装置に関す
る。
回路を内蔵し、該メモリ回路の入力端子等を所定の電源
電圧にクリップすることによシ該メモリ回路の容量およ
び回路構成等を変更できるようにしたＬＳＩ装置に関す
る。
（従来の技術）
ゲートアレイＬＳＩ装置は、基本ｒ−）回路等の基本セ
ルをアレイ状に配置しておき、顧客の指定した論理回路
に応じて各基本セル間の配線をコンピュータ処理によっ
て設計する集積回路装置である。
ルをアレイ状に配置しておき、顧客の指定した論理回路
に応じて各基本セル間の配線をコンピュータ処理によっ
て設計する集積回路装置である。
従来、このようなダートアレイＬＳＩ装置に、基本セル
によって構成される論理回路ブロックの他に基本セルと
は別の専用の回路パターンによって構成されるメモリ回
路ブロックを設け、メモリ回路を使用して論理動作を行
なう回路をＬＳＩ化することが可能であった。
によって構成される論理回路ブロックの他に基本セルと
は別の専用の回路パターンによって構成されるメモリ回
路ブロックを設け、メモリ回路を使用して論理動作を行
なう回路をＬＳＩ化することが可能であった。
しかしながら、このような従来形のデートアレイＬＳＩ
装置においては、メモリ回路の容量および回路構成等が
固定的に設定されておシ、任意のビットおよびワード構
成、任意の制御回路、かつ複数ポートの読み書き動作等
の任意の回路構成および機能を実現することが不可能で
あるため、ダートアレイ装置の論理設計の自由度がかな
シ制限されるという不都合があった。
装置においては、メモリ回路の容量および回路構成等が
固定的に設定されておシ、任意のビットおよびワード構
成、任意の制御回路、かつ複数ポートの読み書き動作等
の任意の回路構成および機能を実現することが不可能で
あるため、ダートアレイ装置の論理設計の自由度がかな
シ制限されるという不都合があった。
（発明が解決しようとする問題点）
本発明は、前述の従来形における問題点に鑑み、メモリ
回路を内蔵するダートアレイＬＳＩ装置において、メモ
リ回路部分の入力端子等を所定電圧にクリップできるよ
うにするという構想に基づき、メモリ回路の容量および
回路構成等を任意に設定できるようにし、ゲートアレイ
ＬＳＩ装置の論理設計の自由度を向上させることを目的
とする。
回路を内蔵するダートアレイＬＳＩ装置において、メモ
リ回路部分の入力端子等を所定電圧にクリップできるよ
うにするという構想に基づき、メモリ回路の容量および
回路構成等を任意に設定できるようにし、ゲートアレイ
ＬＳＩ装置の論理設計の自由度を向上させることを目的
とする。
（問題点を解決するための手段）
本発明によれば、アレイ状に配置された複数の基本セル
を有するロジックブロックとメモリ回路を有するメモリ
ブロックとを具備し、該メモリグロックの入力回路の少
くとも初段部を基本セルによって構成し、該メモリブロ
ックの一部の入力回路の初段部の基本セルの入力端子を
所定電位にクリップすることによシメモリ構成の変更を
可能としたことを特徴とするダートアレイＬＳＩ装置、
およびアレイ状に配置された複数の基本セルを有する口
・ノックグロ、りとメモリ回路を有するメモリブロック
とを具備し、該ロジックブロック内の一部の基本セルの
出力端子を固定配線の電源に接続してスタックダートを
構成し、該メモリブロックの一部の入力端子を該スタッ
クダートに接続することによって該入力端子を所定電位
にクリップすることによシメモリ構成の変更を可能とし
たことを特徴とするダートアレイＬＳＩ装置が提供され
る。
を有するロジックブロックとメモリ回路を有するメモリ
ブロックとを具備し、該メモリグロックの入力回路の少
くとも初段部を基本セルによって構成し、該メモリブロ
ックの一部の入力回路の初段部の基本セルの入力端子を
所定電位にクリップすることによシメモリ構成の変更を
可能としたことを特徴とするダートアレイＬＳＩ装置、
およびアレイ状に配置された複数の基本セルを有する口
・ノックグロ、りとメモリ回路を有するメモリブロック
とを具備し、該ロジックブロック内の一部の基本セルの
出力端子を固定配線の電源に接続してスタックダートを
構成し、該メモリブロックの一部の入力端子を該スタッ
クダートに接続することによって該入力端子を所定電位
にクリップすることによシメモリ構成の変更を可能とし
たことを特徴とするダートアレイＬＳＩ装置が提供され
る。
（作用）
上述のような構成を用いることによシ、本発明において
は、メモリ回路を内蔵するゲートアレイＬＳＩ装置にお
いて、メモリ回路のアドレスバッフ丁等の入力端子を容
易に電源電圧等にクリップすることが可能となル、例え
ばメモリ回路の記憶容量、制御方式等の自由設定あるい
は複数ポートの読み書き動作等各種の機能の実現を行な
うことができる。すなわち、ダートアレイＬＳＩ装置に
内蔵されたメモリ回路において各種の回路構成および機
能を容易に変更設定できるから、論理設計の自由度を大
幅に向上させることが可能になる。
は、メモリ回路を内蔵するゲートアレイＬＳＩ装置にお
いて、メモリ回路のアドレスバッフ丁等の入力端子を容
易に電源電圧等にクリップすることが可能となル、例え
ばメモリ回路の記憶容量、制御方式等の自由設定あるい
は複数ポートの読み書き動作等各種の機能の実現を行な
うことができる。すなわち、ダートアレイＬＳＩ装置に
内蔵されたメモリ回路において各種の回路構成および機
能を容易に変更設定できるから、論理設計の自由度を大
幅に向上させることが可能になる。
（実施例）
以下、図面により本発明の詳細な説明する。
第１図は、本発明の１実施例に係わるダートアレイＬＳ
Ｉ装置の半導体チップ上の各回路のレイアウトを概略的
に示す。同図において、１および２はランダムアクセス
メモリ、リードオンリメモリ等のメモリ回路、３および
４は各々メモリ回路１および２０入力回路部等に設けら
れた基本セル列であってこれらの要素によってメモリブ
ロックが構成されている。また、５は基本セルであって
、これらの基本セル５がマトリクス状に配列されてロジ
ックブロックが形成されている。これらのメモリブロッ
クおよびロジックブロックの周辺には入出力バッファ６
が配設されている。
Ｉ装置の半導体チップ上の各回路のレイアウトを概略的
に示す。同図において、１および２はランダムアクセス
メモリ、リードオンリメモリ等のメモリ回路、３および
４は各々メモリ回路１および２０入力回路部等に設けら
れた基本セル列であってこれらの要素によってメモリブ
ロックが構成されている。また、５は基本セルであって
、これらの基本セル５がマトリクス状に配列されてロジ
ックブロックが形成されている。これらのメモリブロッ
クおよびロジックブロックの周辺には入出力バッファ６
が配設されている。
また、７，８．９．１０，１１．１２はそれぞれ各基本
セル上に配設された電源線であって、電源線７，１０．
１２はそれぞれ例えばＯｖの電源Ｖ８１１を供給し、電
源線８，９．１１はそれぞれ例えば５ｖの電源ＶＤＤを
供給するものである。また、電源線７，８，１１．１２
は、例えば第１層目のアルミ配線によって構成され、電
源線９および１０は第１層目のアルミ配線上に形成され
た第２層目のアルミ配線によって構成される。そして、
基本セル５等の回路は第１層目のアルミ配線の下部に形
成されている。
セル上に配設された電源線であって、電源線７，１０．
１２はそれぞれ例えばＯｖの電源Ｖ８１１を供給し、電
源線８，９．１１はそれぞれ例えば５ｖの電源ＶＤＤを
供給するものである。また、電源線７，８，１１．１２
は、例えば第１層目のアルミ配線によって構成され、電
源線９および１０は第１層目のアルミ配線上に形成され
た第２層目のアルミ配線によって構成される。そして、
基本セル５等の回路は第１層目のアルミ配線の下部に形
成されている。
上述の構成においては、通常顧客等の呈示した論理回路
図に基づきロジックブロック内における ゛各基本セル
間およびこれらの基本セルとメモリグ１２２間との配線
が自動配線処理によって決定され、所望の構成を有する
ｆ−）アレイＬＳＩ装置が製作される。この場合、メモ
リグロックにおける各メモリ回路の入力端子等を所定の
論理レイルにクリップすることによシ、任意のビット数
、ワード数、または任意の制御回路等を有するメモｉ実
現し、あるいは独立の２つのメモリ回路の実現等メモリ
構成を任意に変更することが可能である。
図に基づきロジックブロック内における ゛各基本セル
間およびこれらの基本セルとメモリグ１２２間との配線
が自動配線処理によって決定され、所望の構成を有する
ｆ−）アレイＬＳＩ装置が製作される。この場合、メモ
リグロックにおける各メモリ回路の入力端子等を所定の
論理レイルにクリップすることによシ、任意のビット数
、ワード数、または任意の制御回路等を有するメモｉ実
現し、あるいは独立の２つのメモリ回路の実現等メモリ
構成を任意に変更することが可能である。
例えば、予めメモリブロックに設けられたアドレスバッ
ファの１部の入力端子を論理１０″またはＩＬ１＃にク
リツノすることによシ所望のワード数またはビット数の
メモリを構成することができる。
ファの１部の入力端子を論理１０″またはＩＬ１＃にク
リツノすることによシ所望のワード数またはビット数の
メモリを構成することができる。
本発明においては、メモリブロックの入力端子をクリッ
プするために２つの方法が用いられる。
プするために２つの方法が用いられる。
その１つは、メモリ回路の入力部に設けられた基本セル
列３および４内の所望の基本セルの入力端子を所定電位
にクリップする方法である。
列３および４内の所望の基本セルの入力端子を所定電位
にクリップする方法である。
また、他の１つは第２図に示すようにロジックブロック
内の一部の基本セルをいわゆるスタックダートとしこの
スタックゲートの出力をメモリブロックの所望の入力端
子に接続する方法である。
内の一部の基本セルをいわゆるスタックダートとしこの
スタックゲートの出力をメモリブロックの所望の入力端
子に接続する方法である。
なお、スタックゲートとは、基本セルの出力端子を電源
線等に接続することによシ所定の電位を出力するように
した基本セルである。なお、この場合には、第２図に示
すように各メモリ回路の入力部等の基本セル列３および
４を省略して各スタックゲート１３．１４の出力を各メ
モリ回路の専用Ａターンに直接接続してもよい。
線等に接続することによシ所定の電位を出力するように
した基本セルである。なお、この場合には、第２図に示
すように各メモリ回路の入力部等の基本セル列３および
４を省略して各スタックゲート１３．１４の出力を各メ
モリ回路の専用Ａターンに直接接続してもよい。
第３図は、第１図のｒ−ドアレイＬＳＩ装置のメモリブ
ロック付近の詳細を示す。同図において、メモリ回路１
は、メモリセルアレイ１５、センスアンｆ１６、書き込
みアンｆ１７、ワードアドレスレジスタ１８、ワードデ
コーダ１９、および制御回路２０を具備する。また、該
メモリ回路１の例えば１辺には入力回路用の基本セル列
３が設けられておシ、メモリ回路１と入出力バッファ６
との間およびロジックブロックの各基本セル５との間に
は配線領域２１が設けられている。
ロック付近の詳細を示す。同図において、メモリ回路１
は、メモリセルアレイ１５、センスアンｆ１６、書き込
みアンｆ１７、ワードアドレスレジスタ１８、ワードデ
コーダ１９、および制御回路２０を具備する。また、該
メモリ回路１の例えば１辺には入力回路用の基本セル列
３が設けられておシ、メモリ回路１と入出力バッファ６
との間およびロジックブロックの各基本セル５との間に
は配線領域２１が設けられている。
第３図においては、メモリ回路１の各信号回路は基本セ
ル列３に含まれる基本セルを介して他の回路、例えばロ
ジックブロック内の基本セル５あるいは人出力バッファ
６等に接続される。メモリ回路ｌにはこのように接続さ
れた配線を介して各種の信号の入出力が行なわれる。例
えば、ワードアドレスレジスタ１８には同図矢印Ａで示
すようにアドレス信号が入力され、書き込みアンプ１７
には矢印Ｂで示すように書き込みデータが入力され、セ
ンスアンプ１６からは矢印Ｃで示すように読み出しデー
タが出力される。また、クロックツ々ッファおよび各種
の制御信号回路を含む制御回路２０には、矢印りで示す
ように例えばクロック信号およびライトイネーブル信号
等の制御信号が入力される。
ル列３に含まれる基本セルを介して他の回路、例えばロ
ジックブロック内の基本セル５あるいは人出力バッファ
６等に接続される。メモリ回路ｌにはこのように接続さ
れた配線を介して各種の信号の入出力が行なわれる。例
えば、ワードアドレスレジスタ１８には同図矢印Ａで示
すようにアドレス信号が入力され、書き込みアンプ１７
には矢印Ｂで示すように書き込みデータが入力され、セ
ンスアンプ１６からは矢印Ｃで示すように読み出しデー
タが出力される。また、クロックツ々ッファおよび各種
の制御信号回路を含む制御回路２０には、矢印りで示す
ように例えばクロック信号およびライトイネーブル信号
等の制御信号が入力される。
上述のようなメモリ回路において、メモリセル、アレイ
１５に予め例えば６４ワード、１０ビツトのメモリセル
が用意されているものとする。この場合は、ワードアド
レスは６ビツト、書き込みアンプ１７およびセンスアン
プ１６の個数はそれぞれ１０個となっている。このよう
なメモリ回路を例えば３２ワード、８ピツトで使用する
場合にはワードアドレスを５ビ、トとし、書き込みアン
プ１７およびセンスアンプ１６の数をそれぞれ８個とす
る必要がある。このため、第３図に斜線で示すように、
ワードアドレスレジスタ１８につながる入力回路の基本
セルの１つ、および２つの書き込みアンプにつながる２
つの基本セルの各々の入力端子を例えば論理″′０”に
クリップする。あるいは、メモリ回路１の基本セルによ
らず、ロジックブロック内の基本セルの一部をスタック
ｆ−トとしこのスタックダートの出力をメモリ回路１の
所定の入力端子に接続することによって前述のようなメ
モリ容量の変更を行なうことも可能である。
１５に予め例えば６４ワード、１０ビツトのメモリセル
が用意されているものとする。この場合は、ワードアド
レスは６ビツト、書き込みアンプ１７およびセンスアン
プ１６の個数はそれぞれ１０個となっている。このよう
なメモリ回路を例えば３２ワード、８ピツトで使用する
場合にはワードアドレスを５ビ、トとし、書き込みアン
プ１７およびセンスアンプ１６の数をそれぞれ８個とす
る必要がある。このため、第３図に斜線で示すように、
ワードアドレスレジスタ１８につながる入力回路の基本
セルの１つ、および２つの書き込みアンプにつながる２
つの基本セルの各々の入力端子を例えば論理″′０”に
クリップする。あるいは、メモリ回路１の基本セルによ
らず、ロジックブロック内の基本セルの一部をスタック
ｆ−トとしこのスタックダートの出力をメモリ回路１の
所定の入力端子に接続することによって前述のようなメ
モリ容量の変更を行なうことも可能である。
この場合には、メモリ回路１０基本セル列３を省略でき
ることは前述の通シである。
ることは前述の通シである。
第４図（ａ）は、上述の各基本セルの構成を示す平面図
、また、同図（ｂ）は同図（ａ）におけるＩＶ−ＩＶ線
上における断面図である。これらの図において、幅りの
範囲は１個の基本セルを構成する領域でｓｂ、この領域
内にＰチャ／ネルトランジスタ部とＮチャンネルトラン
ジスタ部とが含まれている。Ｐチャンネルトランジスタ
部においては、Ｎ型半導体基板２２上にＰ＋型拡散層２
３，２４，２５を有するトランジスタ領域が形成されて
いる。２６および２７はそれぞれダート電極を構成する
ダート金属層であり、これらのｆ−）金属層はＮチャン
ネルトランジスタ部のダート電極と一体となっている争
また、２８および２９はそれぞれ基板２２につながるＮ
＋型の基本コンタクト領域である。また、Ｎチャンネル
トランジスタ部は、Ｐ型ウェル３ｏ上に形成された耐型
拡散層３１．３２．３３とＰ＋型の基板コンタクト領域
３４．３５を有す暮。
、また、同図（ｂ）は同図（ａ）におけるＩＶ−ＩＶ線
上における断面図である。これらの図において、幅りの
範囲は１個の基本セルを構成する領域でｓｂ、この領域
内にＰチャ／ネルトランジスタ部とＮチャンネルトラン
ジスタ部とが含まれている。Ｐチャンネルトランジスタ
部においては、Ｎ型半導体基板２２上にＰ＋型拡散層２
３，２４，２５を有するトランジスタ領域が形成されて
いる。２６および２７はそれぞれダート電極を構成する
ダート金属層であり、これらのｆ−）金属層はＮチャン
ネルトランジスタ部のダート電極と一体となっている争
また、２８および２９はそれぞれ基板２２につながるＮ
＋型の基本コンタクト領域である。また、Ｎチャンネル
トランジスタ部は、Ｐ型ウェル３ｏ上に形成された耐型
拡散層３１．３２．３３とＰ＋型の基板コンタクト領域
３４．３５を有す暮。
このような基本セルにおいては、Ｐチャンオルト２フ２
フ２部およびＮチャンネルトランジスタ部を横切ってそ
れぞれ電源線３６および３７が配設されておシ、電源線
３６は例えば５ｖの電源ＶＤＤを供給し電源線３７は例
えばＯＶの電源Ｖ８８を供給する。そして、電源線３６
はＮ＋＋基板コンタクト領域２８．２９およびＰ＋型拡
散層２４とそれぞれコンタクトホール３８．３９および
４０を介して接続されている。また、電源線３７はｐ＋
ｆｊ１＋板コンタク）４１．４２およびＮ＋型型数散層
３２それぞれコンタクトホール４１，４２および４３を
介して接続さにている。したがって、Ｐチャンオルト２
フ２フ２部においては、ソースすなわちＰ型拡散層２４
が電源ＶＤＤに接続された２つのＰチャンネルトランジ
スタが形成さ、れ、Ｎチャンネルトランジスタ部におい
てはソースすなわちＮ十型拡散層３２が電源ｖｓｓに接
続された２個のトランジスタが形成される。そして、Ｐ
＋型拡散層２３および２５はそれぞれＮ＋型型数散層３
１よび３３と各アルミ配線４４および４５とによって接
続されているから、１つの基本セル内には共通のダート
電極を有するＰチャンネルトランジスタおよびＮチャン
ネルトランジスタによって形成されるＣＭＩ Ｓインバ
ータが２組含まれることになる。
フ２部およびＮチャンネルトランジスタ部を横切ってそ
れぞれ電源線３６および３７が配設されておシ、電源線
３６は例えば５ｖの電源ＶＤＤを供給し電源線３７は例
えばＯＶの電源Ｖ８８を供給する。そして、電源線３６
はＮ＋＋基板コンタクト領域２８．２９およびＰ＋型拡
散層２４とそれぞれコンタクトホール３８．３９および
４０を介して接続されている。また、電源線３７はｐ＋
ｆｊ１＋板コンタク）４１．４２およびＮ＋型型数散層
３２それぞれコンタクトホール４１，４２および４３を
介して接続さにている。したがって、Ｐチャンオルト２
フ２フ２部においては、ソースすなわちＰ型拡散層２４
が電源ＶＤＤに接続された２つのＰチャンネルトランジ
スタが形成さ、れ、Ｎチャンネルトランジスタ部におい
てはソースすなわちＮ十型拡散層３２が電源ｖｓｓに接
続された２個のトランジスタが形成される。そして、Ｐ
＋型拡散層２３および２５はそれぞれＮ＋型型数散層３
１よび３３と各アルミ配線４４および４５とによって接
続されているから、１つの基本セル内には共通のダート
電極を有するＰチャンネルトランジスタおよびＮチャン
ネルトランジスタによって形成されるＣＭＩ Ｓインバ
ータが２組含まれることになる。
さらに、第４図（−）に示すように、ダート金属層２６
は例えばアルミ配線４６によってＮ＋＋基板コンタクト
２８と接続されており、該基板コンタクト２８は電源線
３６と接続されているから、共通のｒ−）金属層２６を
有するインバータの入力端子は電源ｖａｎにクリップさ
れる。また、ｒ−ト金属層２７はＮチャンネルトランジ
スタ部においてアルミ配１１！！１１４７によりｐ 型
基板コンタクト３５と接続されているから、ダート金属
層２７を共通のダート電極とするインバータの入力端子
は電源ＶＩＩ！＋にクリツノされていることになる。こ
のような方法によって、基本セルの入力端子を最短距離
の配線で的確に所定電位にクリップすることが可能にな
る。そして、前述のメモリ回路の入力端子等を所定電位
にクリップする場合にも、メモリ回路の入力部に設けら
れた基本セ“ルの入力端子をこのような方法でクリップ
することができる。
は例えばアルミ配線４６によってＮ＋＋基板コンタクト
２８と接続されており、該基板コンタクト２８は電源線
３６と接続されているから、共通のｒ−）金属層２６を
有するインバータの入力端子は電源ｖａｎにクリップさ
れる。また、ｒ−ト金属層２７はＮチャンネルトランジ
スタ部においてアルミ配１１！！１１４７によりｐ 型
基板コンタクト３５と接続されているから、ダート金属
層２７を共通のダート電極とするインバータの入力端子
は電源ＶＩＩ！＋にクリツノされていることになる。こ
のような方法によって、基本セルの入力端子を最短距離
の配線で的確に所定電位にクリップすることが可能にな
る。そして、前述のメモリ回路の入力端子等を所定電位
にクリップする場合にも、メモリ回路の入力部に設けら
れた基本セ“ルの入力端子をこのような方法でクリップ
することができる。
また、このような基本セルをスタックダートとして用い
る場合には、第５図に示すように、基本セル内のグリッ
ド上で電源線Ｖｌ）ｎまたはＶＢＢと出力端子とを接続
する。すなわち、同図に示すように、第１層配線によっ
て構成された電源線ＶＤＤまたはＶＢＢと点線で示され
る第２層配線によって構成された出力端子との間をコン
タクトホールＡまたはＢによって接続する。このような
スタックゲートの出力端子をメモリ回路の入力端子等に
接続することによシ該入力端子を所定電位にクリップす
ることが可能となる。
る場合には、第５図に示すように、基本セル内のグリッ
ド上で電源線Ｖｌ）ｎまたはＶＢＢと出力端子とを接続
する。すなわち、同図に示すように、第１層配線によっ
て構成された電源線ＶＤＤまたはＶＢＢと点線で示され
る第２層配線によって構成された出力端子との間をコン
タクトホールＡまたはＢによって接続する。このような
スタックゲートの出力端子をメモリ回路の入力端子等に
接続することによシ該入力端子を所定電位にクリップす
ることが可能となる。
第６図は、第１図および第３図に示すメモリ回路の入力
部に設けられた基本セル列の配線の１例を示す。同図に
おいて、Ｌｌ ｅ Ｌｓ ｌ Ｌｓ等の範囲がそれ
ぞれ第４図（、）で示すＬの範囲すなわち１個の基本セ
ルの領域に対応する。なお各基本セルにおけるダート金
属層は第４図（ａ）の場合と異なシそれぞれ１本の線で
示されている。そして、Ｌｌの部分の基本セルはＣＭＯ
Ｓインバータとして使用され、Ｌ２の範囲の基本セルは
入力端子が電源ＶＤＤにクリップされ、Ｌｓの範囲の基
本セルは入力端子が電源Ｖｇ１１にクリップされている
。
部に設けられた基本セル列の配線の１例を示す。同図に
おいて、Ｌｌ ｅ Ｌｓ ｌ Ｌｓ等の範囲がそれ
ぞれ第４図（、）で示すＬの範囲すなわち１個の基本セ
ルの領域に対応する。なお各基本セルにおけるダート金
属層は第４図（ａ）の場合と異なシそれぞれ１本の線で
示されている。そして、Ｌｌの部分の基本セルはＣＭＯ
Ｓインバータとして使用され、Ｌ２の範囲の基本セルは
入力端子が電源ＶＤＤにクリップされ、Ｌｓの範囲の基
本セルは入力端子が電源Ｖｇ１１にクリップされている
。
′ 第９図は第３図におけるメモリ回路の入力部の回路
の１例としてのワードアドレスレジスタ周辺の回路を示
す。同図の回路においては、入力バッファとなるインバ
ータ４８を例えば第６図に示すような基本セルによって
構成し、インバータ４８に接続されるアドレスレジスタ
部分４９はメモリ回路の専用／？ターンによって形成さ
れている。このような構成によってインバータ４８の入
力端子金前述の方法で所定電位にクリップすることがで
きる。なお、第７図においてアドレスレジスタ部分はフ
リッグフロッ！回路５０．５１、転送グー）５２，５３
、および各インバータ５４ 、５５ 。
の１例としてのワードアドレスレジスタ周辺の回路を示
す。同図の回路においては、入力バッファとなるインバ
ータ４８を例えば第６図に示すような基本セルによって
構成し、インバータ４８に接続されるアドレスレジスタ
部分４９はメモリ回路の専用／？ターンによって形成さ
れている。このような構成によってインバータ４８の入
力端子金前述の方法で所定電位にクリップすることがで
きる。なお、第７図においてアドレスレジスタ部分はフ
リッグフロッ！回路５０．５１、転送グー）５２，５３
、および各インバータ５４ 、５５ 。
５６等によって構成される。
（発明の効果）
以上のように、本発明によれば、メモリ回路を有するダ
ートアレイＬＳＩ装置において、該メモリ回路の所望の
入力端子等を自動配線処理によって所定電位に的確にク
リップすることが可能となシ、メモリ構成を配線によっ
て自由に変更することが可能となるから論理設計の自由
度を大幅に向上させることができる。
ートアレイＬＳＩ装置において、該メモリ回路の所望の
入力端子等を自動配線処理によって所定電位に的確にク
リップすることが可能となシ、メモリ構成を配線によっ
て自由に変更することが可能となるから論理設計の自由
度を大幅に向上させることができる。
第１図および第２図はそれぞれ本発明の実施例に係わる
ダートアレイＬＳＩ装置の半導体チップ上の各回路の配
置を示す平面図、第３図は第１図の装置におけるメモリ
回路部分の詳細を示す拡大図、第４図（ａ）は第１図か
ら第３図までの各ダートアレイＬＳＩ装置に用いられて
いる基本セルの１例を示す平面図、第４図＜ｂンは第４
図（ａ）の■−ＩＶ線上における断面図、第５図はスタ
、クグートの構成を示す平面図、第６図は第３図の装置
におけるメモリ回路の入力部に設けられた基本セル列の
配線例を示す説明図、そして第７図は第３図の装置にお
けるメモリ回路に用いられているアドレスレジスタ近辺
の回路構成を示すブロック回路図である。 １．２：メモリ回路、３．４：基本セル列、５：基本セ
ル、６：人出力バッファ、７，８，９゜１０．１１，１
２，３６．３７：電源線、１３゜１４ニスタック？−ト
、１５：メモリセルアレイ、１６：センスアンプ、１７
：書き込みアンプ、１８：ワードアドレスレジスタ、１
９：ワードアドレスデコー、ダ、２０：制御回路、２１
：配線領域、２２：Ｎ型半導体基板、２３ 、２４ 、
２５ ：戸型拡散層、２６ 、２７ ：ブート金属層、
２８゜２９：Ｎ＋＋基板コンタクト領域、３０：Ｐ型ウ
ェル、３１．３２，３３：Ｎ＋型型数散層３４ 、３５
：Ｐ＋型基板コンタクト領域、３８ 、３９ 、４０
。 ４１．４２，４３：コンタクトホール、 ４４゜４５
、４６ 、４７ ニアルミ配線、４８ 、５４ 。 ５５．５５：インバータ、４９ニアドレスレジスタ部、
５０ 、５１ ：フリッグフロッゾ、５２゜５３：転送
ダート。 第１図 第２図 第３図 ｂ 第４図 第５−図 ＯＵＴ ＯＵＴ ■ 第６図 第７図
ダートアレイＬＳＩ装置の半導体チップ上の各回路の配
置を示す平面図、第３図は第１図の装置におけるメモリ
回路部分の詳細を示す拡大図、第４図（ａ）は第１図か
ら第３図までの各ダートアレイＬＳＩ装置に用いられて
いる基本セルの１例を示す平面図、第４図＜ｂンは第４
図（ａ）の■−ＩＶ線上における断面図、第５図はスタ
、クグートの構成を示す平面図、第６図は第３図の装置
におけるメモリ回路の入力部に設けられた基本セル列の
配線例を示す説明図、そして第７図は第３図の装置にお
けるメモリ回路に用いられているアドレスレジスタ近辺
の回路構成を示すブロック回路図である。 １．２：メモリ回路、３．４：基本セル列、５：基本セ
ル、６：人出力バッファ、７，８，９゜１０．１１，１
２，３６．３７：電源線、１３゜１４ニスタック？−ト
、１５：メモリセルアレイ、１６：センスアンプ、１７
：書き込みアンプ、１８：ワードアドレスレジスタ、１
９：ワードアドレスデコー、ダ、２０：制御回路、２１
：配線領域、２２：Ｎ型半導体基板、２３ 、２４ 、
２５ ：戸型拡散層、２６ 、２７ ：ブート金属層、
２８゜２９：Ｎ＋＋基板コンタクト領域、３０：Ｐ型ウ
ェル、３１．３２，３３：Ｎ＋型型数散層３４ 、３５
：Ｐ＋型基板コンタクト領域、３８ 、３９ 、４０
。 ４１．４２，４３：コンタクトホール、 ４４゜４５
、４６ 、４７ ニアルミ配線、４８ 、５４ 。 ５５．５５：インバータ、４９ニアドレスレジスタ部、
５０ 、５１ ：フリッグフロッゾ、５２゜５３：転送
ダート。 第１図 第２図 第３図 ｂ 第４図 第５−図 ＯＵＴ ＯＵＴ ■ 第６図 第７図
Claims (1)
- 【特許請求の範囲】 １、アレイ状に配置された複数の基本セルを有するロジ
ックブロックとメモリ回路を有するメモリブロックとを
具備し、該メモリブロックの入力回路の少くとも初段部
を基本セルによって構成し、該メモリブロックの一部の
入力回路の初段部の基本セルの入力端子を所定電位にク
リップすることによりメモリ構成の変更を可能としたこ
とを特徴とするゲートアレイＬＳＩ装置。 ２、アレイ状に配置された複数の基本セルを有するロジ
ックブロックとメモリ回路を有するメモリブロックとを
具備し、該ロジックブロック内の一部の基本セルの出力
端子を固定配線の電源に接続してスタックゲートを構成
し、該メモリブロックの一部の入力端子を該スタックゲ
ートに接続することによって該入力端子を所定電位にク
リップすることによりメモリ構成の変更を可能としたこ
とを特徴とするゲートアレイＬＳＩ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59135214A JPH0680807B2 (ja) | 1984-07-02 | 1984-07-02 | ゲートアレイｌｓｉ装置 |
| DE8585107918T DE3585756D1 (de) | 1984-07-02 | 1985-06-27 | Halbleiterschaltungsanordnung in hauptscheibentechnik. |
| EP85107918A EP0170052B1 (en) | 1984-07-02 | 1985-06-27 | Master slice type semiconductor circuit device |
| US06/750,163 US4780846A (en) | 1984-07-02 | 1985-06-28 | Master slice type semiconductor circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59135214A JPH0680807B2 (ja) | 1984-07-02 | 1984-07-02 | ゲートアレイｌｓｉ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6122649A true JPS6122649A (ja) | 1986-01-31 |
| JPH0680807B2 JPH0680807B2 (ja) | 1994-10-12 |
Family
ID=15146501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59135214A Expired - Fee Related JPH0680807B2 (ja) | 1984-07-02 | 1984-07-02 | ゲートアレイｌｓｉ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680807B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6064366A (ja) * | 1983-09-19 | 1985-04-12 | Konishiroku Photo Ind Co Ltd | 画像記録装置 |
| JPS63114418A (ja) * | 1986-10-31 | 1988-05-19 | Hitachi Ltd | 半導体集積回路装置 |
| JPH01144263A (ja) * | 1987-11-30 | 1989-06-06 | Funai Denki Kk | ディスク再生装置 |
| JPH02155268A (ja) * | 1988-12-07 | 1990-06-14 | Nec Corp | 半導体集積回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58210638A (ja) * | 1982-06-01 | 1983-12-07 | Nec Corp | 半導体集積回路 |
| JPS5924492A (ja) * | 1982-07-30 | 1984-02-08 | Hitachi Ltd | 半導体記憶装置の構成方法 |
| JPS5955519A (ja) * | 1982-09-24 | 1984-03-30 | Tokyo Electric Co Ltd | コンピユ−タ用基板 |
-
1984
- 1984-07-02 JP JP59135214A patent/JPH0680807B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58210638A (ja) * | 1982-06-01 | 1983-12-07 | Nec Corp | 半導体集積回路 |
| JPS5924492A (ja) * | 1982-07-30 | 1984-02-08 | Hitachi Ltd | 半導体記憶装置の構成方法 |
| JPS5955519A (ja) * | 1982-09-24 | 1984-03-30 | Tokyo Electric Co Ltd | コンピユ−タ用基板 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6064366A (ja) * | 1983-09-19 | 1985-04-12 | Konishiroku Photo Ind Co Ltd | 画像記録装置 |
| JPS63114418A (ja) * | 1986-10-31 | 1988-05-19 | Hitachi Ltd | 半導体集積回路装置 |
| JPH01144263A (ja) * | 1987-11-30 | 1989-06-06 | Funai Denki Kk | ディスク再生装置 |
| JPH02155268A (ja) * | 1988-12-07 | 1990-06-14 | Nec Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0680807B2 (ja) | 1994-10-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |