JPS6259347B2 - - Google Patents
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- JPS6259347B2 JPS6259347B2 JP4220882A JP4220882A JPS6259347B2 JP S6259347 B2 JPS6259347 B2 JP S6259347B2 JP 4220882 A JP4220882 A JP 4220882A JP 4220882 A JP4220882 A JP 4220882A JP S6259347 B2 JPS6259347 B2 JP S6259347B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
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Description
〔発明の属する技術分野〕
本発明は、並列処理方式、特に、データ処理装
置における並列処理方式に関する。 一般に、演算処理を高速化する方法の１つとし
て並列処理方式がある。 この並列処理方式は、処理すべきプログラムの
中で並列に実行できる部分を各々異なるプロセツ
サで実行し、Ｎ台のプロセツサで理想的にはＮ倍
の性能を得ようとするものである（実際には並列
に実行できない部分や並列動作を制御するための
余分な時間……オーバヘツド……のため、Ｎ倍以
下の性能しか得られない。） 〔従来技術〕 従来の並列処理方式は、制御プロセツサと、そ
れぞれがデータを記憶する複数のデータメモリ
と、前記制御プロセツサに並列に接続された複数
のプロセツサと、前記複数のプロセツサと前記複
数のデータメモリとを並行して相互に接続するた
めのメモリ・スイツチとを含み、前記複数のプロ
セツサのそれぞれはプロセツサエレメントと、前
記プロセツサエレメントを前記制御プロセツサと
接続するための制御プロセツサインターフエース
と、前記プロセツサエレメントを前記メモリスイ
ツチと接続するためのメモリスイツチインターフ
エースとを含んで構成される。 次に、従来の並列処理方式について、図面を参
照して詳細に説明する。 第１図は従来の並列処理システムの一例を示す
システム構成図であり、第２図は第１図に示すプ
ロセツサの一例を示す詳細ブロツク図である。 第１図に示す並列処理方式は、制御プロセツサ
CPと、この制御プロセツサCPに専用の制御専用
メモリCPM１，CPM２と、制御プロセツサCPに
並列接続されたプロセツサPP１〜PP１６と、プ
ログラムおよびデータを記憶したメモリMM１〜
MM３２と、16台のプロセツサと32台のメモリと
を相互に並行して接続するために16×32＝512個
の接続点をもつメモリスイツチとを含んでいる。 プロセツサPP１〜PP１６はいずれも同一の構
成をなし、第２図に示すように、プロセツサエレ
メントPEと、メモリスイツチインターフエース
MSIと、制御プロセツサインターフエースCPIを
含んでいる。メモリインターフエースMSIは、プ
ロセツサエレメントPEからデータあるいはプロ
グラムの読出を行なうためのアクセス要求をメモ
リスイツチMSを介してメモリMM１〜MM３２に
供給するとともにメモリMM１〜MM３２から読
み出したデータをプロセツサエレメントPEに供
給するとともにプロセツサエレメントPEでの演
算結果などをメモリMM１〜MM３２に記憶させ
るために供給する。制御プロセツサインターフエ
ースCPIはインターフエースａを介して制御プロ
セツサCPと接続され、プログラム実行開始指示
STARTやプログラム実行停止指示STOPを制御
プロセツサCPから供給されて、プロセツサエレ
メントPEに供給したりプロセツサエレメントPE
からの処理終了通知ENDを制御プロセツサCPに
供給する。 すなわち、メモリスイツチMSを介して16台の
プロセツサPP１〜PP１６が32台のメモリMM１
〜MM３２にアクセスできるようになつており、
各プロセツサPP１〜PP１６は各々独立にプログ
ラムを実行することが可能である。制御プロセツ
サCPはプロセツサPP１〜PP１６とのインタフエ
ースａを通してプログラム実行開始指示START
を供給したり、プロセツサが実行を完了したとき
の処理終了通知ENDを受理する。 この制御プロセツサCPの制御の下でプロセツ
サPP１〜PP１６は解くべきプログラム中の並列
処理部分について分担して実行する。たとえば、
a1＋b1、a2＋b2、……、ａo＋ｂn、という計算で
あればｉ番目のプロセツサPPiがａi＋ｂiを計算
する。 このような従来の並列処理システムの性能を高
めるには各プロセツサの性能を高くするかプロセ
ツサの台数を増やす必要がある。 しかしながら、プロセツサの性能を高めるとそ
の装置寸法が大きくなり多数並べることが困難に
なる。さらに、プロセツサの台数を増やすとメモ
リを並行して使用できるようにするためにはメモ
リも増大する必要がありメモリスイツチはプロセ
ツサの台数とメモリの台数との積で増大して複
雑・大規模になり、やはり実現困難になる（たと
えばクロスバ・スイツチで考えるとプロセツサ台
数とメモリ台数を各々２倍にするとスイツチの規
模は２×２＝４倍となる）。こうした欠点のため
大規模、超高性能の並列処理システムはほとんど
実用化されていない。 すなわち、従来の並列処理方式は並列度を増大
させることが困難であるという欠点があつた。 〔発明の目的〕 本発明の目的は並列度を増大できる並列処理方
式を提供することにある。 すなわち、本発明の目的は並列処理を分担する
各プロセツサをさらに複数のプロセツサエレメン
トからなる並列処理プロセツサとすることにより
メモリスイツチの規模を大きくすることなく並列
度を高めて上記欠点を解決し大規模、超高性能を
有する並列処理システムを提供することにある。 〔発明の構成〕 本発明の並列処理方式は、制御プロセツサと、
それぞれがデータを記憶する複数のデータメモリ
と、前記制御プロセツサに並列に接続された複数
のプロセツサと、前記複数のプロセツサと前記複
数のデータメモリとを並行して相互に接続するた
めのメモリ・スイツチとを含み、前記複数のプロ
セツサのそれぞれは、並列に設けられた複数のプ
ロセツサエレメントと、各プロセツサエレメント
に共通に設けられプログラムを記憶するプログラ
ムメモリと、前記複数のプロセツサエレメントを
前記制御プロセツサと接続するための制御プロセ
ツサインターフエースと、前記複数のプロセツサ
エレメントを前記メモリスイツチと接続するため
のメモリスイツチインターフエースと、前記メモ
リスイツチインターフエースに接続され前記デー
タメモリに記憶したデータの一部の写しを記憶す
るデータ用キヤツシユメモリとを含んで構成され
る。 すなわち、本発明の並列処理方式は、複数のプ
ロセツサエレメントと該複数のプロセツサエレメ
ントで共有されるプログラムメモリと該複数のプ
ロセツサエレメントで共有されるデータ用キヤツ
シユメモリと、該複数のプロセツサエレメントか
ら発生するデータメモリへのアクセス要求の中か
ら各データメモリアクセスタイミング毎に一つを
選択して処理する回路とから構成される演算処理
装置複数台と複数のデータメモリと任意の上記演
算処理装置から任意の上記データメモリへのアク
セスを可能にするメモリ・スイツチとを備えて構
成される。 さらに、本発明の並列処理方式は、上述の構成
に加えて、制御プロセツプと該制御プロセツサか
ら上記全プロセツサエレメントにプログラム実行
開始を指示する通信手段と上記各プロセツサエレ
メントからプログラム実行終了を上記制御プロセ
ツサに通知する手段とを備え、上記制御プロセツ
サの制御下で一つのプログラム中の並列処理部分
を上記全プロセツサエレメントにより並列に実行
するように構成される。 すなわち、本発明の並列処理方式は並列処理を
分担する各プロセツサを並列に動作する複数のプ
ロセツサエレメントで構成することにより、メモ
リスイツチの規模を大きくすることなく実質的な
並列処理プロセツサ台数を増やしている。 すなわち、本発明の並列処理システムは、ｎ台
のプロセツサと、ｍ台すなわち、ｎ台あるいは
2n台などｎ台以上のデータメモリと、このｎ台
のプロセツサとｍ台のデータメモリとを接続する
ためのｍ×ｎ個の接続点を有するメモリスイツチ
とを含み、このｎ台のプロセツサのそれぞれの１
台のプロセツサの内部構造をｌ台のプロセツサエ
レメントと、このｌ台のプロセツサエレメントで
共通的に使用される。メモリがｌ台のプロセツサ
エレメントの実行すべきプログラムを格納した１
台のプログラムメモリと、ｌ台のプロセツサエレ
メントのそれぞれから前記ｍ台のデータメモリへ
のアクセス要求を受けて、処理するメモリスイツ
チインターフエースとを含んでいる。すなわち、
このメモリスイツチインターフエースはメモリの
アクセスタイミング毎にｌ台のプロセツサエレメ
ントのうちの任意の１台以上のプロセツサエレメ
ントからのアクセス要求の中から１つを選択して
選択されたアクセス要求をメモリスイツチを介し
てデータメモリへ送出する。このアクセス要求が
読出要求であればデータメモリから送られてくる
データを要求元のプロセツサエレメントに渡す。
このように、メモリスイツチインターフエース
で、データメモリへのアクセス・インターフエー
スを１本に絞つているのでメモリスイツチの規模
（プロセツサを接続するためのインタフエース
数）を１／ｌにすることができる。この場合デー
タメモリへのアクセスがｌ台のプロセツサエレメ
ント間で競合するのでこれが性能上のボトルネツ
クになる可能性がある。 しかし、この問題は第１に、プロセツサエレメ
ントで共用するプログラム専用のプログラムメモ
リを持たせることで軽減している。すなわち、通
常のコンピユータではプログラムもデータも同じ
メモリに格納しているが本発明に使用するプロセ
ツサではプログラムはｌ台のプロセツサエレメン
トに共用される専用のプログラムメモリに格納さ
れているのでメモリスイツチインターフエースを
介してのメモリへのアクセスはデータに対するも
のに限られ、通常のコンピユータに比しアクセス
頻度は最大1/2位に低減される。 第２に、メモリスイツチインターフエースに接
続されたデータ用キヤツシユメモリによりデータ
メモリへのアクセス頻度をさらに軽減している。
すなわちデータ用キヤツシユ・メモリにはｌ台の
プロセツサエレメントで共通に利用できるデータ
（たとえば定数など）や計算の途中結果などかな
らずしもデータメモリに格納しておかなくてもよ
いデータを格納して、データメモリへアクセスす
る回数をへらす。 このため、メモリスイツチインターフエースは
プロセツサエレメントからデータメモリへのアク
セス要求があつた場合そのデータがすでにデータ
用キヤツシユメモリに格納されていないかを調べ
そこに格納されていればそこから読み出し、ない
ときのみデータメモリへ要求を出す。 〔実施例の説明〕 次に、本発明の実施例について、図面を参照し
て詳細に説明する。 第３図は本発明の一実施例を示すシステム構成
図、第４図は第３図に示すプロセツサの詳細ブロ
ツク図である。 プロセツサPP１′〜PP１６′は内部に８台のプ
ロセツサエレメントPE１〜PE８を含む並列処理
方式のプロセツサで各々８個のプログラムを並列
に実行する能力を有しているがプロセツサの台数
やその中のプロセツサエレメントの台数はこの例
に限定されるものではない。 各プロセツサPP１′〜PP１６′はメモリスイツ
チMSを介して任意のデータ・メモリDM１〜DM
３２に対してデータの読出、書込ができる。デー
タメモリの台数は第３図では32台としているが、
これはプロセツサの台数やデータメモリの性能、
データメモリの使用頻度によつて定められこの例
に限定されるものではない。 また、メモリスイツチMSの構成については完
全なクロスバー方式をはじめとして多数の構成法
があるがそのいずれかに限定されるものではな
い。ここでは一例として完全クロスバー方式を仮
定しており複数のプロセツサから同時にデータメ
モリへのアクセス要求が発生しても同一のデータ
メモリへアクセスしないかぎり競合は起らないと
している。他の構成のメモリスイツチMSを用い
たとしても本発明の効果には関係しない。 制御プロセツサCPは制御専用メモリCPM１，
CPM２を有しさらにメモリスイツチMSを介して
データメモリDM１〜DM３２へもアクセスでき
る。制御専用メモリの台数も本例では２台として
いるがこれに限定される訳ではない。制御プロセ
ツサCPはインタフエースａを介して各プロセツ
サPP１′〜PP１６′のそれぞれの制御プロセツサ
インターフエースCPI′を介して各プロセツサと
通信することができる。 第４図は第３図に示すプロセツサの一例を示す
ブロツク図である。 プロセツサエレメントPE１〜PE８は各々プロ
グラムを実行する能力を有するプロセツサエレメ
ントでそのプログラムはプロセツサエレメント
PE１〜PE８に共通に接続された専用のプログラ
ムメモリPMに格納されている。プログラムメモ
リコントローラPMCはプログラムメモリPMのア
クセスを制御するもので、プロセツサエレメント
PE１〜PE８からのアクセスの交通整理などの制
御を行なう。 メモリスイツチインターフエースMSI′は各プ
ロセツサエレメントPE１〜PE８が第３図に示す
データメモリDM１〜DM３２にアクセスするた
めの制御回路で複数のプロセツサエレメントPE
１〜PE８から同時にアクセス要求があつたとき
にはそれらの中から１つを一定のアルゴリズムに
従つて選択し、選択されたアクセス要求をメモリ
スイツチMSを経てデータメモリDM１〜DM３２
のいずれかに送出する。読出動作であれば送つた
アドレスに従つて該当するデータメモリから送ら
れてくるデータを要求元のプロセツサエレメント
に引き渡す制御も行う。 データ用キヤツシユメモリDCの動作は一般の
コンピユータ用キヤツシユメモリと同様である。 すなわち、プロセツサエレメントPE１〜PE８
からデータメモリDM１〜DM３２へのアクセス
要求があるとメモリスイツチインターフエース
MSI′はデータ用キヤツシユメモリDCの内容を調
べて求めるデータがすでにそこに格納されている
ときはそこから読み出してプロセツサエレメント
PE１〜PE８へ渡す。ない場合にはデータメモリ
DM１〜DM３２へアクセス要求を出し、データ
メモリDM１〜DM３２から送られてきたデータ
を要求元のプロセツサエレメントPE１〜PE８へ
引渡すと共にメモリスイツチインターフエース
MSI′にも格納しておき、同じデータが再び要求
されたときに備える（この要求は他のプロセツサ
エレメントからでもよい）。 また、データメモリDM１〜DM３２への書込
みに際しては同じデータをデータ用キヤツシユメ
モリDCにも格納しておき後で再びこれを読み出
すときに備える。キヤツシユからの追出しアルゴ
リズムなども汎用コンピユータのキヤツシユにお
ける一般的手法が適用できるが、本コンピユー
タ・システムが専用機的であることからプロセツ
サエレメントPE１〜PE８のプログラムによりそ
れを制御させるようにしてもよいであろう。すな
わち、キヤツシユに格納しておきたいデータと格
納する必要のないデータをプログラムに指定させ
ることや、キヤツシユではなくアドレス指定可能
なメモリとしてしまう方法（この時はプロセツサ
エレメントPE１〜PE８からはデータメモリDM
１〜DM３２と別のメモリとして見え、そこへ何
を格納するかはすべてプロセツサエレメントのプ
ログラムで指定されることになる）などが考えら
れる。 制御プロセツサインターフエースCPI′は制御
プロセツサCPと通信するための回路で各プロセ
ツサエレメントPE１〜PE８と制御プロセツサ
CP間の通信およびそのプロセツサPP１′〜PP１
６′自身と制御プロセツサCP間の通信を制御する
（本方式ではソフトウエアから見えるのは各プロ
セツサエレメントPE１〜PE８でありプロセツサ
PP１′〜PP１６′は物理的なかたまり（装置単
位）としてしか意味がないので、制御プロセツサ
CPとの通信も論理的にはプロセツサエレメント
と制御プロセツサCP間が主である）。 この通信の例としては各プロセツサエレメント
PE１〜PE８にプログラム実行の開始を指示する
プログラム実行開始指示STARTや、プログラム
実行停止指示STOPなどがある。プロセツサエレ
メントPE１〜PE８はプログラム実行開始指示
STARTを受けてプログラムの実行を開始し、所
定の条件を満した時あるいはプログラム実行停止
指示STOPを受けたときに動作を中止する。ま
た、制御プロセツサインターフエースCPI′はプ
ロセツサエレメントPE１〜PE８から制御プロセ
ツサCPへインターフエースａを介して情報を伝
えるための制御も行い、たとえばプログラム実行
開始指示STARTを受けて実行開始後、特定のプ
ロセツサエレメントPE１〜PE８が実行を終了し
たなどある条件を満したらそれを制御プロセツサ
CPに伝えるものも制御プロセツサインターフエ
ースCPI′である。 各プロセツサエレメントPE１〜PE８の構成は
一般的なコンピユータと基本的には変らないが命
令語を共通に設けられたプログラムメモリPMか
ら読み出す点が異なる。一般のコンピユータでは
命令語とデータは同一のメモリに格納されるが本
発明を用いた並列処理システムではデータメモリ
DM１〜DM３２へのアクセス・パスの負荷を軽
減するため命令語はプログラムメモリPMに格納
している。これはデータについては各プロセツサ
エレメントPE１〜PE８の相互間で受渡しする必
要があるとともに各プロセツサPP１′〜PP１６′
の相互間でも受渡しの必要があるので共通のデー
タメモリに格納せざるを得ないけれど、プログラ
ムはその必要性がなく、各プロセツサエレメント
PE１〜PE８に共有されるが、各プロセツサPP
１′〜PP１６′ごとに設けられている専用のメモ
リ中に格納しておけるという性質を利用してい
る。 各プロセツサエレメントPE１〜PE８はプログ
ラムメモリPMに格納されたプログラムに従つて
データ用キヤツシユメモリDCあるいはデータメ
モリDM１〜DM３２からデータを読み出して処
理し、結果をデータメモリDM１〜DM３２なら
びにデータ用キヤツシユメモリDCへ戻すという
動作を繰り返すことになる。 第３図に示す並列処理システムにおいて、プロ
グラムを実行する時の動作は次のようになる。 例として、各々128個のデータAi、Bi（ｉ＝１
〜128）に対して
置における並列処理方式に関する。 一般に、演算処理を高速化する方法の１つとし
て並列処理方式がある。 この並列処理方式は、処理すべきプログラムの
中で並列に実行できる部分を各々異なるプロセツ
サで実行し、Ｎ台のプロセツサで理想的にはＮ倍
の性能を得ようとするものである（実際には並列
に実行できない部分や並列動作を制御するための
余分な時間……オーバヘツド……のため、Ｎ倍以
下の性能しか得られない。） 〔従来技術〕 従来の並列処理方式は、制御プロセツサと、そ
れぞれがデータを記憶する複数のデータメモリ
と、前記制御プロセツサに並列に接続された複数
のプロセツサと、前記複数のプロセツサと前記複
数のデータメモリとを並行して相互に接続するた
めのメモリ・スイツチとを含み、前記複数のプロ
セツサのそれぞれはプロセツサエレメントと、前
記プロセツサエレメントを前記制御プロセツサと
接続するための制御プロセツサインターフエース
と、前記プロセツサエレメントを前記メモリスイ
ツチと接続するためのメモリスイツチインターフ
エースとを含んで構成される。 次に、従来の並列処理方式について、図面を参
照して詳細に説明する。 第１図は従来の並列処理システムの一例を示す
システム構成図であり、第２図は第１図に示すプ
ロセツサの一例を示す詳細ブロツク図である。 第１図に示す並列処理方式は、制御プロセツサ
CPと、この制御プロセツサCPに専用の制御専用
メモリCPM１，CPM２と、制御プロセツサCPに
並列接続されたプロセツサPP１〜PP１６と、プ
ログラムおよびデータを記憶したメモリMM１〜
MM３２と、16台のプロセツサと32台のメモリと
を相互に並行して接続するために16×32＝512個
の接続点をもつメモリスイツチとを含んでいる。 プロセツサPP１〜PP１６はいずれも同一の構
成をなし、第２図に示すように、プロセツサエレ
メントPEと、メモリスイツチインターフエース
MSIと、制御プロセツサインターフエースCPIを
含んでいる。メモリインターフエースMSIは、プ
ロセツサエレメントPEからデータあるいはプロ
グラムの読出を行なうためのアクセス要求をメモ
リスイツチMSを介してメモリMM１〜MM３２に
供給するとともにメモリMM１〜MM３２から読
み出したデータをプロセツサエレメントPEに供
給するとともにプロセツサエレメントPEでの演
算結果などをメモリMM１〜MM３２に記憶させ
るために供給する。制御プロセツサインターフエ
ースCPIはインターフエースａを介して制御プロ
セツサCPと接続され、プログラム実行開始指示
STARTやプログラム実行停止指示STOPを制御
プロセツサCPから供給されて、プロセツサエレ
メントPEに供給したりプロセツサエレメントPE
からの処理終了通知ENDを制御プロセツサCPに
供給する。 すなわち、メモリスイツチMSを介して16台の
プロセツサPP１〜PP１６が32台のメモリMM１
〜MM３２にアクセスできるようになつており、
各プロセツサPP１〜PP１６は各々独立にプログ
ラムを実行することが可能である。制御プロセツ
サCPはプロセツサPP１〜PP１６とのインタフエ
ースａを通してプログラム実行開始指示START
を供給したり、プロセツサが実行を完了したとき
の処理終了通知ENDを受理する。 この制御プロセツサCPの制御の下でプロセツ
サPP１〜PP１６は解くべきプログラム中の並列
処理部分について分担して実行する。たとえば、
a1＋b1、a2＋b2、……、ａo＋ｂn、という計算で
あればｉ番目のプロセツサPPiがａi＋ｂiを計算
する。 このような従来の並列処理システムの性能を高
めるには各プロセツサの性能を高くするかプロセ
ツサの台数を増やす必要がある。 しかしながら、プロセツサの性能を高めるとそ
の装置寸法が大きくなり多数並べることが困難に
なる。さらに、プロセツサの台数を増やすとメモ
リを並行して使用できるようにするためにはメモ
リも増大する必要がありメモリスイツチはプロセ
ツサの台数とメモリの台数との積で増大して複
雑・大規模になり、やはり実現困難になる（たと
えばクロスバ・スイツチで考えるとプロセツサ台
数とメモリ台数を各々２倍にするとスイツチの規
模は２×２＝４倍となる）。こうした欠点のため
大規模、超高性能の並列処理システムはほとんど
実用化されていない。 すなわち、従来の並列処理方式は並列度を増大
させることが困難であるという欠点があつた。 〔発明の目的〕 本発明の目的は並列度を増大できる並列処理方
式を提供することにある。 すなわち、本発明の目的は並列処理を分担する
各プロセツサをさらに複数のプロセツサエレメン
トからなる並列処理プロセツサとすることにより
メモリスイツチの規模を大きくすることなく並列
度を高めて上記欠点を解決し大規模、超高性能を
有する並列処理システムを提供することにある。 〔発明の構成〕 本発明の並列処理方式は、制御プロセツサと、
それぞれがデータを記憶する複数のデータメモリ
と、前記制御プロセツサに並列に接続された複数
のプロセツサと、前記複数のプロセツサと前記複
数のデータメモリとを並行して相互に接続するた
めのメモリ・スイツチとを含み、前記複数のプロ
セツサのそれぞれは、並列に設けられた複数のプ
ロセツサエレメントと、各プロセツサエレメント
に共通に設けられプログラムを記憶するプログラ
ムメモリと、前記複数のプロセツサエレメントを
前記制御プロセツサと接続するための制御プロセ
ツサインターフエースと、前記複数のプロセツサ
エレメントを前記メモリスイツチと接続するため
のメモリスイツチインターフエースと、前記メモ
リスイツチインターフエースに接続され前記デー
タメモリに記憶したデータの一部の写しを記憶す
るデータ用キヤツシユメモリとを含んで構成され
る。 すなわち、本発明の並列処理方式は、複数のプ
ロセツサエレメントと該複数のプロセツサエレメ
ントで共有されるプログラムメモリと該複数のプ
ロセツサエレメントで共有されるデータ用キヤツ
シユメモリと、該複数のプロセツサエレメントか
ら発生するデータメモリへのアクセス要求の中か
ら各データメモリアクセスタイミング毎に一つを
選択して処理する回路とから構成される演算処理
装置複数台と複数のデータメモリと任意の上記演
算処理装置から任意の上記データメモリへのアク
セスを可能にするメモリ・スイツチとを備えて構
成される。 さらに、本発明の並列処理方式は、上述の構成
に加えて、制御プロセツプと該制御プロセツサか
ら上記全プロセツサエレメントにプログラム実行
開始を指示する通信手段と上記各プロセツサエレ
メントからプログラム実行終了を上記制御プロセ
ツサに通知する手段とを備え、上記制御プロセツ
サの制御下で一つのプログラム中の並列処理部分
を上記全プロセツサエレメントにより並列に実行
するように構成される。 すなわち、本発明の並列処理方式は並列処理を
分担する各プロセツサを並列に動作する複数のプ
ロセツサエレメントで構成することにより、メモ
リスイツチの規模を大きくすることなく実質的な
並列処理プロセツサ台数を増やしている。 すなわち、本発明の並列処理システムは、ｎ台
のプロセツサと、ｍ台すなわち、ｎ台あるいは
2n台などｎ台以上のデータメモリと、このｎ台
のプロセツサとｍ台のデータメモリとを接続する
ためのｍ×ｎ個の接続点を有するメモリスイツチ
とを含み、このｎ台のプロセツサのそれぞれの１
台のプロセツサの内部構造をｌ台のプロセツサエ
レメントと、このｌ台のプロセツサエレメントで
共通的に使用される。メモリがｌ台のプロセツサ
エレメントの実行すべきプログラムを格納した１
台のプログラムメモリと、ｌ台のプロセツサエレ
メントのそれぞれから前記ｍ台のデータメモリへ
のアクセス要求を受けて、処理するメモリスイツ
チインターフエースとを含んでいる。すなわち、
このメモリスイツチインターフエースはメモリの
アクセスタイミング毎にｌ台のプロセツサエレメ
ントのうちの任意の１台以上のプロセツサエレメ
ントからのアクセス要求の中から１つを選択して
選択されたアクセス要求をメモリスイツチを介し
てデータメモリへ送出する。このアクセス要求が
読出要求であればデータメモリから送られてくる
データを要求元のプロセツサエレメントに渡す。
このように、メモリスイツチインターフエース
で、データメモリへのアクセス・インターフエー
スを１本に絞つているのでメモリスイツチの規模
（プロセツサを接続するためのインタフエース
数）を１／ｌにすることができる。この場合デー
タメモリへのアクセスがｌ台のプロセツサエレメ
ント間で競合するのでこれが性能上のボトルネツ
クになる可能性がある。 しかし、この問題は第１に、プロセツサエレメ
ントで共用するプログラム専用のプログラムメモ
リを持たせることで軽減している。すなわち、通
常のコンピユータではプログラムもデータも同じ
メモリに格納しているが本発明に使用するプロセ
ツサではプログラムはｌ台のプロセツサエレメン
トに共用される専用のプログラムメモリに格納さ
れているのでメモリスイツチインターフエースを
介してのメモリへのアクセスはデータに対するも
のに限られ、通常のコンピユータに比しアクセス
頻度は最大1/2位に低減される。 第２に、メモリスイツチインターフエースに接
続されたデータ用キヤツシユメモリによりデータ
メモリへのアクセス頻度をさらに軽減している。
すなわちデータ用キヤツシユ・メモリにはｌ台の
プロセツサエレメントで共通に利用できるデータ
（たとえば定数など）や計算の途中結果などかな
らずしもデータメモリに格納しておかなくてもよ
いデータを格納して、データメモリへアクセスす
る回数をへらす。 このため、メモリスイツチインターフエースは
プロセツサエレメントからデータメモリへのアク
セス要求があつた場合そのデータがすでにデータ
用キヤツシユメモリに格納されていないかを調べ
そこに格納されていればそこから読み出し、ない
ときのみデータメモリへ要求を出す。 〔実施例の説明〕 次に、本発明の実施例について、図面を参照し
て詳細に説明する。 第３図は本発明の一実施例を示すシステム構成
図、第４図は第３図に示すプロセツサの詳細ブロ
ツク図である。 プロセツサPP１′〜PP１６′は内部に８台のプ
ロセツサエレメントPE１〜PE８を含む並列処理
方式のプロセツサで各々８個のプログラムを並列
に実行する能力を有しているがプロセツサの台数
やその中のプロセツサエレメントの台数はこの例
に限定されるものではない。 各プロセツサPP１′〜PP１６′はメモリスイツ
チMSを介して任意のデータ・メモリDM１〜DM
３２に対してデータの読出、書込ができる。デー
タメモリの台数は第３図では32台としているが、
これはプロセツサの台数やデータメモリの性能、
データメモリの使用頻度によつて定められこの例
に限定されるものではない。 また、メモリスイツチMSの構成については完
全なクロスバー方式をはじめとして多数の構成法
があるがそのいずれかに限定されるものではな
い。ここでは一例として完全クロスバー方式を仮
定しており複数のプロセツサから同時にデータメ
モリへのアクセス要求が発生しても同一のデータ
メモリへアクセスしないかぎり競合は起らないと
している。他の構成のメモリスイツチMSを用い
たとしても本発明の効果には関係しない。 制御プロセツサCPは制御専用メモリCPM１，
CPM２を有しさらにメモリスイツチMSを介して
データメモリDM１〜DM３２へもアクセスでき
る。制御専用メモリの台数も本例では２台として
いるがこれに限定される訳ではない。制御プロセ
ツサCPはインタフエースａを介して各プロセツ
サPP１′〜PP１６′のそれぞれの制御プロセツサ
インターフエースCPI′を介して各プロセツサと
通信することができる。 第４図は第３図に示すプロセツサの一例を示す
ブロツク図である。 プロセツサエレメントPE１〜PE８は各々プロ
グラムを実行する能力を有するプロセツサエレメ
ントでそのプログラムはプロセツサエレメント
PE１〜PE８に共通に接続された専用のプログラ
ムメモリPMに格納されている。プログラムメモ
リコントローラPMCはプログラムメモリPMのア
クセスを制御するもので、プロセツサエレメント
PE１〜PE８からのアクセスの交通整理などの制
御を行なう。 メモリスイツチインターフエースMSI′は各プ
ロセツサエレメントPE１〜PE８が第３図に示す
データメモリDM１〜DM３２にアクセスするた
めの制御回路で複数のプロセツサエレメントPE
１〜PE８から同時にアクセス要求があつたとき
にはそれらの中から１つを一定のアルゴリズムに
従つて選択し、選択されたアクセス要求をメモリ
スイツチMSを経てデータメモリDM１〜DM３２
のいずれかに送出する。読出動作であれば送つた
アドレスに従つて該当するデータメモリから送ら
れてくるデータを要求元のプロセツサエレメント
に引き渡す制御も行う。 データ用キヤツシユメモリDCの動作は一般の
コンピユータ用キヤツシユメモリと同様である。 すなわち、プロセツサエレメントPE１〜PE８
からデータメモリDM１〜DM３２へのアクセス
要求があるとメモリスイツチインターフエース
MSI′はデータ用キヤツシユメモリDCの内容を調
べて求めるデータがすでにそこに格納されている
ときはそこから読み出してプロセツサエレメント
PE１〜PE８へ渡す。ない場合にはデータメモリ
DM１〜DM３２へアクセス要求を出し、データ
メモリDM１〜DM３２から送られてきたデータ
を要求元のプロセツサエレメントPE１〜PE８へ
引渡すと共にメモリスイツチインターフエース
MSI′にも格納しておき、同じデータが再び要求
されたときに備える（この要求は他のプロセツサ
エレメントからでもよい）。 また、データメモリDM１〜DM３２への書込
みに際しては同じデータをデータ用キヤツシユメ
モリDCにも格納しておき後で再びこれを読み出
すときに備える。キヤツシユからの追出しアルゴ
リズムなども汎用コンピユータのキヤツシユにお
ける一般的手法が適用できるが、本コンピユー
タ・システムが専用機的であることからプロセツ
サエレメントPE１〜PE８のプログラムによりそ
れを制御させるようにしてもよいであろう。すな
わち、キヤツシユに格納しておきたいデータと格
納する必要のないデータをプログラムに指定させ
ることや、キヤツシユではなくアドレス指定可能
なメモリとしてしまう方法（この時はプロセツサ
エレメントPE１〜PE８からはデータメモリDM
１〜DM３２と別のメモリとして見え、そこへ何
を格納するかはすべてプロセツサエレメントのプ
ログラムで指定されることになる）などが考えら
れる。 制御プロセツサインターフエースCPI′は制御
プロセツサCPと通信するための回路で各プロセ
ツサエレメントPE１〜PE８と制御プロセツサ
CP間の通信およびそのプロセツサPP１′〜PP１
６′自身と制御プロセツサCP間の通信を制御する
（本方式ではソフトウエアから見えるのは各プロ
セツサエレメントPE１〜PE８でありプロセツサ
PP１′〜PP１６′は物理的なかたまり（装置単
位）としてしか意味がないので、制御プロセツサ
CPとの通信も論理的にはプロセツサエレメント
と制御プロセツサCP間が主である）。 この通信の例としては各プロセツサエレメント
PE１〜PE８にプログラム実行の開始を指示する
プログラム実行開始指示STARTや、プログラム
実行停止指示STOPなどがある。プロセツサエレ
メントPE１〜PE８はプログラム実行開始指示
STARTを受けてプログラムの実行を開始し、所
定の条件を満した時あるいはプログラム実行停止
指示STOPを受けたときに動作を中止する。ま
た、制御プロセツサインターフエースCPI′はプ
ロセツサエレメントPE１〜PE８から制御プロセ
ツサCPへインターフエースａを介して情報を伝
えるための制御も行い、たとえばプログラム実行
開始指示STARTを受けて実行開始後、特定のプ
ロセツサエレメントPE１〜PE８が実行を終了し
たなどある条件を満したらそれを制御プロセツサ
CPに伝えるものも制御プロセツサインターフエ
ースCPI′である。 各プロセツサエレメントPE１〜PE８の構成は
一般的なコンピユータと基本的には変らないが命
令語を共通に設けられたプログラムメモリPMか
ら読み出す点が異なる。一般のコンピユータでは
命令語とデータは同一のメモリに格納されるが本
発明を用いた並列処理システムではデータメモリ
DM１〜DM３２へのアクセス・パスの負荷を軽
減するため命令語はプログラムメモリPMに格納
している。これはデータについては各プロセツサ
エレメントPE１〜PE８の相互間で受渡しする必
要があるとともに各プロセツサPP１′〜PP１６′
の相互間でも受渡しの必要があるので共通のデー
タメモリに格納せざるを得ないけれど、プログラ
ムはその必要性がなく、各プロセツサエレメント
PE１〜PE８に共有されるが、各プロセツサPP
１′〜PP１６′ごとに設けられている専用のメモ
リ中に格納しておけるという性質を利用してい
る。 各プロセツサエレメントPE１〜PE８はプログ
ラムメモリPMに格納されたプログラムに従つて
データ用キヤツシユメモリDCあるいはデータメ
モリDM１〜DM３２からデータを読み出して処
理し、結果をデータメモリDM１〜DM３２なら
びにデータ用キヤツシユメモリDCへ戻すという
動作を繰り返すことになる。 第３図に示す並列処理システムにおいて、プロ
グラムを実行する時の動作は次のようになる。 例として、各々128個のデータAi、Bi（ｉ＝１
〜128）に対して
【式】を計算する場合を
とりあげる。
演算開始前にデータAi、Biを制御プロセツサ
CPがデータメモリDM１〜DM３２に入れる。た
とえば、データA1〜A8はデータメモリDM１に、
データA9〜A16はデータメモリDM２に格納し、
以下同様にしてデータA120〜A128はデータメモリ
DM１６に格納する。同様に、データB1〜B8はデ
ータメモリDM１７に、データB9〜B16はデータ
メモリDM１８に、データB120〜B128はデータメ
モリDM３２に格納する。 この例では、システム中には16（プロセツサの
数）×８（各プロセツサ中のプロセツサエレメン
トの数）＝128台のプロセツサエレメントがあり、
ｉ番目のプロセツサエレメントPEiはAi×Biの計
算をして演算結果Ciをデータメモリに格納す
る。この計算をやるためのプログラムは各プロセ
ツサエレメントPE１〜PE８に共通なプログラム
PMの中に格納されており、各プロセツサエレメ
ントPE１〜PE８の中の命令アドレス・レジスタ
にはそのプロセツサエレメントPE１〜PE８が実
行すべき最初の命令語のプログラムメモリPMの
アドレスが設定される。これは制御プロセツサ
CPの制御下でデータメモリDM１〜DM３２から
メモリスイツチMSおよびメモリスイツチインタ
ーフエースMSI′を通して行なわれるか、あるい
はインターフエースａおよび制御プロセツサイン
ターフエースCPI′を通して行なわれる。 以上の準備は制御プロセツサCPが行い、完了
するとインターフエースａを通して128台のすべ
てのプロセツサエレメント宛のプログラム実行開
始指示STARTをプロセツサPP１′〜PP１６′に
送出する。これよつて、すべてのプロセツサエレ
メントPE１〜PE８は各々の命令アドレスレジス
タの値に従つてプログラムメモリPMから命令語
を読み出し、解読して実行する。 いま、プロセツサPP１′中のプロセツサエレメ
ントPE１を例にとれば、データメモリDM１から
読み出したデータA1とデータメモリDM１７から
読み出したデータB1に対しA1×B1の計算をして
演算結果C1をデータメモリに格納する。 同様に、プロセツサエレメントPE２はA2×B2
の計算をして、演算結果C2を格納し、以下同様
に、プロセツサエレメントPE８はA8×B8→C8の
処理をする。これらの処理は各プロセツサエレメ
ントPE１〜PE８が並行に同時に実行する。 なお、本例ではすべてのプロセツサエレメント
が同一のプログラムを実行するとしているがそれ
は異なるプログラムであつてもよいしたとえ同一
プログラムであつても条件分岐が入る場合には各
プロセツサエレメントに途中から異なる命令シー
ケンスを実行することになる可能性がある。 ここで、プログラムメモリPMに格納されてい
るプログラムについてすこし説明する。 プログラムメモリPMに記憶されたプログラム
が各プロセツサエレメントPE１〜PE８毎に異な
るものである場合は特に問題はないが唯一つのプ
ログラムをすべてのプロセツサエレメントPE１
〜PE８が共用する場合にはそれを可能にするた
めに特別の工夫が必要である。加算、乗算といつ
た演算処理の動作やその順序は各プロセツサエレ
メントPE１〜PE８に共通であつても使用するデ
ータメモリDM１〜DM３２に記憶されているデ
ータはプロセツサエレメントPE１〜PE８毎に異
なるからである。このためにはたとえばインデツ
クス レジスタなどを用いてプログラム中の命令
語のオペランド アドレスを修正して使用するな
どが考えられる。たとえば「Ａ番地のデータをア
キユムレータに加算せよ」という命令語の場合、
各プロセツサエレメントPE１〜PE８は自分のイ
ンデツクレジスタ中にプロセツサエレメント番号
「ｉ」を記憶し、上記命令語を実行するときには
該インデツクス レジスタで番地Ａを修飾し「Ａ
＋ｉ」番地のデータをアキユムレータに加算する
ればよい。これにより各プロセツサエレメント
PE１〜PE８はすべて同じ加算動作をするが用い
るデータは互いに異なるようにできる。 各プロセツサエレメントPE１〜PE８から各デ
ータメモリDM１〜DM３２へのアクセス要求
（Ai、Biを読み出したり、Ciを格納するための要
求）はメモリスイツチインターフエースMSI′で
交通整理され、競合した場合は１つだけ選択され
て他は待たされるので、各プロセツサエレメント
PE１〜PE８の命令実行のタイミングはずれてく
る可能性がある。同様に、プログラムメモリPM
へのアクセスについてもプロセツサエレメント
PE１〜PE８の相互間で競合が発生するが、これ
はプログラムメモリPMの制御部であるプログラ
ムメモリコントローラPMCが交通整理する。し
たがつて、たとえ同一のプログラムを実行してい
ても、すべてのプロセツサエレメントPE１〜PE
８がまつたく同期して同時刻に同じ動作・処理を
している訳ではない。 演算処理Ai×Bi→Ciの処理が完了すると制御
プロセツサインターフエースCPI′およびインタ
ーフエースａを通つて制御プロセツサCPにこの
旨通知される。制御プロセツサCPは128台すべて
のプロセツサエレメントPE１〜PE８からの完了
通知を待つて
CPがデータメモリDM１〜DM３２に入れる。た
とえば、データA1〜A8はデータメモリDM１に、
データA9〜A16はデータメモリDM２に格納し、
以下同様にしてデータA120〜A128はデータメモリ
DM１６に格納する。同様に、データB1〜B8はデ
ータメモリDM１７に、データB9〜B16はデータ
メモリDM１８に、データB120〜B128はデータメ
モリDM３２に格納する。 この例では、システム中には16（プロセツサの
数）×８（各プロセツサ中のプロセツサエレメン
トの数）＝128台のプロセツサエレメントがあり、
ｉ番目のプロセツサエレメントPEiはAi×Biの計
算をして演算結果Ciをデータメモリに格納す
る。この計算をやるためのプログラムは各プロセ
ツサエレメントPE１〜PE８に共通なプログラム
PMの中に格納されており、各プロセツサエレメ
ントPE１〜PE８の中の命令アドレス・レジスタ
にはそのプロセツサエレメントPE１〜PE８が実
行すべき最初の命令語のプログラムメモリPMの
アドレスが設定される。これは制御プロセツサ
CPの制御下でデータメモリDM１〜DM３２から
メモリスイツチMSおよびメモリスイツチインタ
ーフエースMSI′を通して行なわれるか、あるい
はインターフエースａおよび制御プロセツサイン
ターフエースCPI′を通して行なわれる。 以上の準備は制御プロセツサCPが行い、完了
するとインターフエースａを通して128台のすべ
てのプロセツサエレメント宛のプログラム実行開
始指示STARTをプロセツサPP１′〜PP１６′に
送出する。これよつて、すべてのプロセツサエレ
メントPE１〜PE８は各々の命令アドレスレジス
タの値に従つてプログラムメモリPMから命令語
を読み出し、解読して実行する。 いま、プロセツサPP１′中のプロセツサエレメ
ントPE１を例にとれば、データメモリDM１から
読み出したデータA1とデータメモリDM１７から
読み出したデータB1に対しA1×B1の計算をして
演算結果C1をデータメモリに格納する。 同様に、プロセツサエレメントPE２はA2×B2
の計算をして、演算結果C2を格納し、以下同様
に、プロセツサエレメントPE８はA8×B8→C8の
処理をする。これらの処理は各プロセツサエレメ
ントPE１〜PE８が並行に同時に実行する。 なお、本例ではすべてのプロセツサエレメント
が同一のプログラムを実行するとしているがそれ
は異なるプログラムであつてもよいしたとえ同一
プログラムであつても条件分岐が入る場合には各
プロセツサエレメントに途中から異なる命令シー
ケンスを実行することになる可能性がある。 ここで、プログラムメモリPMに格納されてい
るプログラムについてすこし説明する。 プログラムメモリPMに記憶されたプログラム
が各プロセツサエレメントPE１〜PE８毎に異な
るものである場合は特に問題はないが唯一つのプ
ログラムをすべてのプロセツサエレメントPE１
〜PE８が共用する場合にはそれを可能にするた
めに特別の工夫が必要である。加算、乗算といつ
た演算処理の動作やその順序は各プロセツサエレ
メントPE１〜PE８に共通であつても使用するデ
ータメモリDM１〜DM３２に記憶されているデ
ータはプロセツサエレメントPE１〜PE８毎に異
なるからである。このためにはたとえばインデツ
クス レジスタなどを用いてプログラム中の命令
語のオペランド アドレスを修正して使用するな
どが考えられる。たとえば「Ａ番地のデータをア
キユムレータに加算せよ」という命令語の場合、
各プロセツサエレメントPE１〜PE８は自分のイ
ンデツクレジスタ中にプロセツサエレメント番号
「ｉ」を記憶し、上記命令語を実行するときには
該インデツクス レジスタで番地Ａを修飾し「Ａ
＋ｉ」番地のデータをアキユムレータに加算する
ればよい。これにより各プロセツサエレメント
PE１〜PE８はすべて同じ加算動作をするが用い
るデータは互いに異なるようにできる。 各プロセツサエレメントPE１〜PE８から各デ
ータメモリDM１〜DM３２へのアクセス要求
（Ai、Biを読み出したり、Ciを格納するための要
求）はメモリスイツチインターフエースMSI′で
交通整理され、競合した場合は１つだけ選択され
て他は待たされるので、各プロセツサエレメント
PE１〜PE８の命令実行のタイミングはずれてく
る可能性がある。同様に、プログラムメモリPM
へのアクセスについてもプロセツサエレメント
PE１〜PE８の相互間で競合が発生するが、これ
はプログラムメモリPMの制御部であるプログラ
ムメモリコントローラPMCが交通整理する。し
たがつて、たとえ同一のプログラムを実行してい
ても、すべてのプロセツサエレメントPE１〜PE
８がまつたく同期して同時刻に同じ動作・処理を
している訳ではない。 演算処理Ai×Bi→Ciの処理が完了すると制御
プロセツサインターフエースCPI′およびインタ
ーフエースａを通つて制御プロセツサCPにこの
旨通知される。制御プロセツサCPは128台すべて
のプロセツサエレメントPE１〜PE８からの完了
通知を待つて
【式】の処理をする。演算結果
CiはデータメモリDM１〜DM３２の中に格納さ
れているから制御プロセツサCPはメモリスイツ
チMSを介してデータメモリDM１〜DM３２にア
クセスして演算結果Ciを読出順に加算する。こ
の動作は一般的コンピユータにおける加算と同じ
で制御プロセツサCP内のプログラムにより、演
算結果C1、C2、……C128を逐次読み出して加算
する。この加算が終了すれば求める答となる。 各プロセツサエレメントPE１〜PE８から制御
プロセツサCPへの通知は上記のようにプロセツ
サエレメントPE１〜PE８が終る毎に制御プロセ
ツサCPに通知してもよいが、プロセツトPP１′
〜PP１６′の内でまとめて通知することで制御プ
ロセツサCPとの間で通信量を減らすことも考え
られよう。 また、上記のように
れているから制御プロセツサCPはメモリスイツ
チMSを介してデータメモリDM１〜DM３２にア
クセスして演算結果Ciを読出順に加算する。こ
の動作は一般的コンピユータにおける加算と同じ
で制御プロセツサCP内のプログラムにより、演
算結果C1、C2、……C128を逐次読み出して加算
する。この加算が終了すれば求める答となる。 各プロセツサエレメントPE１〜PE８から制御
プロセツサCPへの通知は上記のようにプロセツ
サエレメントPE１〜PE８が終る毎に制御プロセ
ツサCPに通知してもよいが、プロセツトPP１′
〜PP１６′の内でまとめて通知することで制御プ
ロセツサCPとの間で通信量を減らすことも考え
られよう。 また、上記のように
【式】の計算をすべて制
御プロセツサCPが実行するのではなくプロセツ
サエレメントPE１〜PE８が途中まで行う方法も
考えられる。すなわち、たとえばC1＋C2＋……
＋C8はプロセツサPP１′の中で次のようにすれば
よい。（C1＋C2）、（C3＋C4）、（C5＋C6）、（C7＋
C8）の４つの計算を４つのプロセツサエレメント
PE１〜PE８を使つて並列に行い、その結果をそ
れぞれD1、D2、D3、D4とすると次に（D1＋
D2）、（D3＋D4）を並列に行い、その結果を各々
E1、E2とすると最後にE1＋E2を計算する。これ
を各プロセツサPP１′〜PP１６′内でやれば制御
プロセツサCPは16台のプロセツサPP１′〜PP１
６′の残した16個の演算結果の総和を計算するだ
けでよい（前の例では制御プロセツサCPは127回
の加算をやることになるがこの方法なら15回の加
算ですむ）。 この計算過程で演算結果C1〜C8はデータメモ
リDM１〜DM３２から読み出してくる必要があ
るがデータD1〜D4、E1、E2はいずれもデータ用
キヤツシユメモリDCに格納しておけばよくデー
タメモリDM１〜DM３２へ格納してまたそこか
ら読み出してくる必要はない（但し本実施例では
データメモリDM１〜DM３２データ用キヤツシ
ユメモリDCの両方に格納し、キヤツシユから読
み出してくることになる）。 E1＋E2の結果はかならずデータメモリDM１〜
DM３２に残さないと制御プロセツサCPが次の計
算（16台のプロセツサPP１′〜PP１６′の演算結
果を合計する）を実行できない。 どこまでの計算をプロセツサがやり、どこから
制御プロセツサCPがやるかの制御はこのシステ
ムを使用する人のプログラムによつてすべて行な
われるので制御プロセツサCPの性能ならびにプ
ロセツサの台数と性能に応じてケースバイケース
で判断されることになろう。 このように、第３図に示す実施例では８台のプ
ロセツサエレメントPE１〜PE８をそれぞれ含ん
だ16台のプロセツサPP１′〜PP１６′で128の並列
演算ができるが実際に128台の独立したプロセツ
サをおいたとするとメモリスイツチMSの規模は
128×32になるのに比し本例では16×32で済み装
置実現上有利になる（コスト、装置の大きさ、性
能などの面で）。 〔発明の効果〕 本発明の並列処理方式は、制御プロセツサに並
列接続され複数のデータメモリとメモリスイツチ
を介して相互に並行して接続されるプロセツサの
それぞれが、単一のプロセツサエレメントからな
る代りに、並列に動作する複数のプロセツサエレ
メントを並列に設けることにより、メモリスイツ
チ側から見た場合には単一のプロセツサエレメン
トしか有していないように見えながら時分割で複
数のプロセツサエレメントをメモリスイツチに接
続することができるため、並列度を増大できると
いう効果がある。 すなわち、本発明の並列処理方式は、複数のプ
ロセツサを内蔵するプロセツサを並列におき、制
御プロセツサの制御下に並列動作されるように構
成することで大きな並列度の並列演算を実現容易
にし、かつ並列演算できない部分は制御プロセツ
サで処理することで融通性が増し応用分野が拡大
するという効果を有する。
サエレメントPE１〜PE８が途中まで行う方法も
考えられる。すなわち、たとえばC1＋C2＋……
＋C8はプロセツサPP１′の中で次のようにすれば
よい。（C1＋C2）、（C3＋C4）、（C5＋C6）、（C7＋
C8）の４つの計算を４つのプロセツサエレメント
PE１〜PE８を使つて並列に行い、その結果をそ
れぞれD1、D2、D3、D4とすると次に（D1＋
D2）、（D3＋D4）を並列に行い、その結果を各々
E1、E2とすると最後にE1＋E2を計算する。これ
を各プロセツサPP１′〜PP１６′内でやれば制御
プロセツサCPは16台のプロセツサPP１′〜PP１
６′の残した16個の演算結果の総和を計算するだ
けでよい（前の例では制御プロセツサCPは127回
の加算をやることになるがこの方法なら15回の加
算ですむ）。 この計算過程で演算結果C1〜C8はデータメモ
リDM１〜DM３２から読み出してくる必要があ
るがデータD1〜D4、E1、E2はいずれもデータ用
キヤツシユメモリDCに格納しておけばよくデー
タメモリDM１〜DM３２へ格納してまたそこか
ら読み出してくる必要はない（但し本実施例では
データメモリDM１〜DM３２データ用キヤツシ
ユメモリDCの両方に格納し、キヤツシユから読
み出してくることになる）。 E1＋E2の結果はかならずデータメモリDM１〜
DM３２に残さないと制御プロセツサCPが次の計
算（16台のプロセツサPP１′〜PP１６′の演算結
果を合計する）を実行できない。 どこまでの計算をプロセツサがやり、どこから
制御プロセツサCPがやるかの制御はこのシステ
ムを使用する人のプログラムによつてすべて行な
われるので制御プロセツサCPの性能ならびにプ
ロセツサの台数と性能に応じてケースバイケース
で判断されることになろう。 このように、第３図に示す実施例では８台のプ
ロセツサエレメントPE１〜PE８をそれぞれ含ん
だ16台のプロセツサPP１′〜PP１６′で128の並列
演算ができるが実際に128台の独立したプロセツ
サをおいたとするとメモリスイツチMSの規模は
128×32になるのに比し本例では16×32で済み装
置実現上有利になる（コスト、装置の大きさ、性
能などの面で）。 〔発明の効果〕 本発明の並列処理方式は、制御プロセツサに並
列接続され複数のデータメモリとメモリスイツチ
を介して相互に並行して接続されるプロセツサの
それぞれが、単一のプロセツサエレメントからな
る代りに、並列に動作する複数のプロセツサエレ
メントを並列に設けることにより、メモリスイツ
チ側から見た場合には単一のプロセツサエレメン
トしか有していないように見えながら時分割で複
数のプロセツサエレメントをメモリスイツチに接
続することができるため、並列度を増大できると
いう効果がある。 すなわち、本発明の並列処理方式は、複数のプ
ロセツサを内蔵するプロセツサを並列におき、制
御プロセツサの制御下に並列動作されるように構
成することで大きな並列度の並列演算を実現容易
にし、かつ並列演算できない部分は制御プロセツ
サで処理することで融通性が増し応用分野が拡大
するという効果を有する。
第１図は従来の一例を示すシステム構成図、第
２図は第１図に示すプロセツサの詳細ブロツク
図、第３図は本発明の一実施例を示すシステム構
成図、第４図は第３図に示すプロセツサの詳細ブ
ロツク図である。 CP……制御プロセツサ、PP１〜PP１６，PP
１′〜PP１６′……プロセツサ、CPM１，CPM２
……制御専用メモリ、MS……メモリスイツチ、
MM１〜MM３２……メモリ、MSI，MSI′……メ
モリスイツチインターフエース、CPI，CPI′……
制御プロセツサインターフエース、PE，PE１〜
PE８……プロセツサエレメント、DM１〜DM３
２……データメモリ、DC……データ用キヤツシ
ユメモリ、PM……プログラムメモリ、PMC……
プログラムメモリコントローラ、ａ……インター
フエース。
２図は第１図に示すプロセツサの詳細ブロツク
図、第３図は本発明の一実施例を示すシステム構
成図、第４図は第３図に示すプロセツサの詳細ブ
ロツク図である。 CP……制御プロセツサ、PP１〜PP１６，PP
１′〜PP１６′……プロセツサ、CPM１，CPM２
……制御専用メモリ、MS……メモリスイツチ、
MM１〜MM３２……メモリ、MSI，MSI′……メ
モリスイツチインターフエース、CPI，CPI′……
制御プロセツサインターフエース、PE，PE１〜
PE８……プロセツサエレメント、DM１〜DM３
２……データメモリ、DC……データ用キヤツシ
ユメモリ、PM……プログラムメモリ、PMC……
プログラムメモリコントローラ、ａ……インター
フエース。
Claims (1)
- １ 制御プロセツサと、それぞれがデータを記憶
する複数のデータメモリと、前記制御プロセツサ
に並列に接続された複数のプロセツサと、前記複
数のプロセツサと前記複数のデータメモリとを並
行して相互に接続するためのメモリ・スイツチと
を含み、前記複数のプロセツサのそれぞれは、並
列に設けられた複数のプロセツサエレメントと、
各プロセツサエレメントに共通に設けられプログ
ラムを記憶するプログラムメモリと、前記複数の
プロセツサエレメントを前記制御プロセツサと接
続するための制御プロセツサインターフエース
と、前記複数のプロセツサエレメントを前記メモ
リスイツチと接続するためのメモリスイツチイン
ターフエースと、前記メモリスイツチインターフ
エースに接続され前記データメモリに記憶したデ
ータの一部の写しを記憶するデータ用キヤツシユ
メモリとを含むことを特徴とする並列処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4220882A JPS58159171A (ja) | 1982-03-17 | 1982-03-17 | 並列処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4220882A JPS58159171A (ja) | 1982-03-17 | 1982-03-17 | 並列処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58159171A JPS58159171A (ja) | 1983-09-21 |
| JPS6259347B2 true JPS6259347B2 (ja) | 1987-12-10 |
Family
ID=12629595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4220882A Granted JPS58159171A (ja) | 1982-03-17 | 1982-03-17 | 並列処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58159171A (ja) |
-
1982
- 1982-03-17 JP JP4220882A patent/JPS58159171A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58159171A (ja) | 1983-09-21 |
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