JPS6246026B2 - - Google Patents
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- JPS6246026B2 JPS6246026B2 JP4220382A JP4220382A JPS6246026B2 JP S6246026 B2 JPS6246026 B2 JP S6246026B2 JP 4220382 A JP4220382 A JP 4220382A JP 4220382 A JP4220382 A JP 4220382A JP S6246026 B2 JPS6246026 B2 JP S6246026B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
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Description
〔発明の属する技術分野〕
本発明は並列処理方式、特に、データ処理装置
における並列処理方式に関する。 一般に、演算処理を高速化する方法の１つとし
て並列処理方式がある。 この並列処理方式は、処理すべきプログラムの
中で並列に実行できる部分を各々異なるプロセツ
サで実行し、Ｎ台のプロセツサで理想的にはＮ倍
の性能を得ようとするものである（実際には並列
に実行できない部分や並列動作を制御するための
余分な時間……オーバヘツド……のため、Ｎ倍以
下の性能しか得られない。） 〔従来技術〕 従来の並列処理方式は、制御プロセツサと、そ
れぞれがデータを記憶する複数のデータメモリ
と、前記制御プロセツサに並列に接続された複数
のプロセツサと、前記複数のプロセツサと前記複
数のデータメモリとを並行して相互に接続するた
めのメモリ スイツチとを含み、前記複数のプロ
セツサのそれぞれはプロセツサエレメントと、前
記プロセツサエレメントを前記制御プロセツサと
接続するための制御プロセツサインターフエース
と、前記プロセツサエレメントを前記メモリスイ
ツチと接続するためのメモリスイツチインターフ
エースとを含んで構成される。 次に、従来の並列処理方式について、図面を参
照に詳細に説明する。 第１図は従来の並列処理システムの一例を示す
システム構成図であり、第２図は第１図に示すプ
ロセツサの一例を示す詳細ブロツク図である。 第１図に示す並列処理方式は、制御プロセツサ
CPと、この制御プロセツサCPに専用の制御専用
メモリCPM１，CPM２と、制御プロセツサCPに
並列接続されたプロセツサPP１〜PP１６と、プ
ログラムおよびデータを記憶したメモリMM１〜
MM３２と16台のプロセツサと32台のメモリとを
相互に並列して接続するために16×32＝512個の
接続点をもつメモリスイツチとを含んでいる。 プロセツサPP１〜PP１６はいずれも同一の構
成をなし、第２図に示すように、プロセツサエレ
メントPEと、メモリスイツチインターフエース
MS１と、制御プロセツサインターフエースCP１
を含んでいる。メモリインターフエースMS１
は、プロセツサエレメントPEからデータあるい
はプログラムの読出を行なうためのアクセス要求
をメモリスイツチMSを介してメモリMM１〜MM
３２に供給するとともにメモリMM１〜MM３２
から読み出したデータをプロセツサエレメント
PEに供給するとともにプロセツサPEでの演算結
果などをメモリMM１〜MM３２に記憶させるた
めに供給する。制御プロセツサインターフエース
CP１はインターフエースａを介して制御プロセ
ツサCPと接続され、プログラム実行開始指示
STARTやプログラム実行停止指示STOPを制御
プロセツサCPから供給されて、プロセツサエレ
メントPEに供給したり、プロセツサエレメント
PEからの処理終了通知ENDを制御プロセツサCP
に供給する。 すなわちメモリスイツチMSを介して16台のプ
ロセツサPP１〜PP１６が32台のメモリMM１〜
MM３２にアクセスできるようになつており、各
プロセツサPP１〜PP１６は各々独立にプログラ
ムを実行することが可能である。制御プロセツサ
CPはプロセツサPP１〜PP１６とのインターフエ
ースａを通してプログラム実行開始指示START
を供給したり、プロセツサが実行を完了したとき
の処理終了通知ENDを受理する。 この制御プロセツサCPの制御の元でプロセツ
サPP１〜PP１６は解くべきプログラム中の並列
処理部分について分担して実行する。たとえばa1
＋b1，a2＋b2，……，ａo＋ｂo，という計算であ
ればｉ番目のプロセツサPPiがａi＋ｂiを計算す
る。 このような従来の並列処理システムの性能を高
めるには各プロセツサの性能を高くするかプロセ
ツサの台数を増やす必要がある。 しかしながら、プロセツサの性能を高めるとそ
の装置寸法が大きくなり多数並べることが困難に
なる。さらに、プロセツサの台数を増やすとメモ
リを並行して使用できるようにするためにはメモ
リも拡大する必要がありメモリスイツチはプロセ
ツサの台数とメモリの台数との積で増大して複雑
大規模になりやはり実現困難になる（たとえばク
ロスバ スイツチで考えるとプロセツサ台数とメ
モリ台数を各々２倍にするとスイツチの規模は２
×２＝４倍になる）。こうした欠点のため大規模
超高性能の並列処理システムはほとんど実用化さ
れていない。 すなわち、従来の並列処理方式は並列度を増大
させることが困難であるという欠点があつた。 〔発明の目的〕 本発明の目的は並列度を増大できる並列処理方
式を提供することにある。 すなわち、本発明の目的は並列処理を分担する
各プロセツサをさらに複数のプロセツサエレメン
トからなる並列処理プロセツサとすることにより
メモリスイツチの規模を大きくすることなく並列
度を高めて上記欠点を解決し大規模、超高性能を
有する並列処理システムを提供することにある。 〔発明の構成〕 本発明の並列処理方式は、制御プロセツサと、
それぞれがデータを記憶する複数のデータメモリ
と、前記制御プロセツサに並列に接続された複数
のプロセツサと、前記複数のプロセツサと前記複
数のデータメモリとを並行して相互に接続するた
めのメモリ スイツチとを含み、前記複数のプロ
セツサのそれぞれは、並列に設けられた複数のプ
ロセツサエレメントと、各プロセツサエレメント
に対応して設けられプログラムを記憶する複数の
プログラムメモリと、前記複数のプロセツサエレ
メントを前記制御プロセツサと接続するための制
御プロセツサインターフエースと、前記複数のプ
ロセツサエレメントを前記メモリスイツチと接続
するためのメモリスイツチインターフエースと、
前記メモリスイツチインターフエースに接続され
前記データメモリに記憶したデータの一部の写し
を記憶するデータ用キヤツシユメモリとを含んで
構成される。 すなわち、本発明の並列処理方式は、各々がプ
ログラムメモリを有する複数のプロセツサ エレ
メントと該複数のプロセツサ エレメントで共用
されるデータ用キヤツシユ メモリと該複数のプ
ロセツサエレメントから発生するデータメモリへ
のアクセス要求の中から各データメモリアクセス
タイミング毎に一つを選択して処理する回路とか
ら構成される演算処理装置複数台と複数のデータ
メモリと任意の上記演算処理装置から任意の上記
データメモリへのアクセスを可能にするメモリス
イツチとを備えて構成される。 さらに、本発明の並列処理方式は、上述の構成
に加えて制御プロセツサと該制御プロセツサから
上記全プロセツサエレメントにプログラム実行開
始を指示する通信手段と上記各プロセツサエレメ
ントからプログラム実行終了を上記制御プロセツ
サに通知する手段とを備え、上記制御プロセツサ
の制御下で一つのプログラム中の並列処理部分を
上記全プロセツサエレメントにより並列に実行す
るように構成される。 すなわち、本発明の並列処理方式を分担する各
プロセツサを並列に動作する複数のプロセツサエ
レメントで構成することになり、メモリスイツチ
の規模を大きくすることなく実質的な並列処理プ
ロセツサ台数を増やしている。 すなわち、本発明の並列処理システムは、ｎ台
のプロセツサと、ｍ台すなわち、ｎ台あるいは
2n台などｎ台以上のデータメモリと、このｎ台
のプロセツサとｍ台のデータメモリとを接続する
ためのｎ×ｍ個の接続点を有するメモリスイツチ
とを含みこのｎ台のプロセツサのそれぞれの１台
のプロセツサの内部構造をｌ台のプロセツサエレ
メントと、このｌ台のプロセツサエレメントのそ
れぞれに専用的に使用されるメモリで対応するプ
ロセツサエレメントの実行すべきプログラムを格
納したｌ台のプログラムメモリと、ｌ台のプロセ
ツサエレメントのそれぞれから前記ｍ台のデータ
メモリへのアクセス要求を受けて処理するメモリ
スイツチインターフエースとを含んでいる。すな
わち、このメモリスイツチインターフエースはメ
モリのアクセスタイミング毎にｌ台のプロセツサ
エレメントのうちの任意の１台以上のプロセツサ
エレメントからのアクセス要求の中から１つを選
択して選択されたアクセス要求をメモリスイツチ
を介してデータメモリへ送出する。このアクセス
要求が読出要求であればデータメモリから送られ
てくるデータを要求元のプロセツサエレメントに
渡す。このようにメモリスイツチインターフエー
スで、データメモリへのアクセス インタフエー
スを１本に絞つているのでメモリスイツチの規模
（プロセツサを接続するためのインタフエース
数）を１／ｌにすることができる。この場合デー
タメモリへのアクセスがｌ台のプロセツサエレメ
ント間で競合するのでこれが性能上のボトルネツ
クになる可能性がある。 しかし、この問題は第１に各プロセツサエレメ
ントにプログラム専用のプログラムメモリを持た
せることで軽減している。すなわち、通常のコン
ピユータではプログラムもデータも同じメモリに
格納しているが本発明に使用するプロセツサでは
プログラムは各プロセツサエレメントに専用のプ
ログラムメモリに格納されているのでメモリスイ
ツチインターフエースを介してのメモリへのアク
セスはデータに対するものに限られ、通常のコン
ピユータに比しアクセス頻度は最大１／２位に低
減される。 第２にメモリスイツチインターフエースに接続
されたデータ用キヤツシユ メモリによりデータ
メモリへのアクセス頻度をさらに軽減している。
すなわちデータ用キヤツシユ メモリにはｌ台の
プロセツサエレメントで共通に利用できるデータ
（たとえば定数など）や計算の途中結果などかな
らずしもデータメモリに格納しておかなくてもよ
いデータを格納して、データメモリヘアクセスす
る回数をへらす。 このためメモリスイツチインターフエースはプ
ロセツサエレメントからデータメモリへのアクセ
ス要求があつた場合そのデータがすでにデータ用
キヤツシユメモリに格納されていないかを調べ、
そこに格納されていればそこから読み出し、ない
ときのみデータメモリへ要求を出す。 〔実施例の説明〕 次に本発明の実施例について、図面を参照して
詳細に説明する。 第３図は本発明の一実施例を示すシステム構成
図、第４図は第３図に示すプロセツサの詳細ブロ
ツク図である。 プロセツサPP１′〜PP１６′は内部に８台のプ
ロセツサエレメントPE１〜PE８を含む並列処理
方式のプロセツサで各々８個のプログラムを並列
に実行する能力を有しているがプロセツサの台数
やその中のプロセツサエレメントの台数はこの例
に限定されるものではない。 各プロセツサPP１′〜PP１６′はメモリスイツ
チMSを介して任意のデータメモリDM１〜DM３
２に対してデータの読出、書込ができる。データ
メモリの台数は第３図では32台としているるが、
これはプロセツサの台数やデータメモリの性能、
データメモリの使用頻度によつて定められこの例
に限定されるものではない。 また、メモリスイツチMSの構成については完
全なクロスバー方式をはじめとして多数の構成法
があるがそのいずれかに限定されるものではな
い。ここでは一例として完全クロスバー方式を仮
定しており複数のプロセツサから同時にデータメ
モリへのアクセス要求が発生しても同一のデータ
メモリヘアクセスしないかぎり競合は起らないと
している。他の構成のメモリスイツチMSを用い
たとしても本発明の効果には関係しない。 制御プロセツサは制御専用メモリCPM１，
CPM２を有しさらにメモリスイツチMSを介して
データメモリDM１〜DM３２へもアクセスでき
る。制御専用メモリの台数も本例では２台として
いるがこれに限定される訳ではない。制御プロセ
ツサCPはインターフエースａを介して各プロセ
ツサPP１′〜PP１６′のそれぞれの制御プロセツ
サインターフエースCPI′を介して各プロセツサ
と通信することができる。 第４図は第３図に示すプロセツサの一例を示す
ブロツク図である。 プロセツサエレメントPE１〜PE８は各々プロ
グラムを実行する能力を有するプロセツサエレメ
ントでそのプログラムはプロセツサエレメント
PE１〜PE８のそれぞれに対応して接続された専
用のプログラムメモリPM１〜PM8に格納されて
いる。 メモリスイツチインターフエースMSI′は各プ
ロセツサエレメントPE１〜PE８が第３図に示す
データメモリDM１〜DM３２にアクセスするた
めの制御回路で複数のプロセツサエレメントPE
１〜PE８から同時にアクセス要求があつたとき
にはそれらの中から１つを一定のアルゴリズムに
従つて選択し、選択されたアクセス要求をメモリ
スイツチMSを経てデータメモリDM１〜DM３２
のいずれかへ送出する。読出動作であれば送つた
アドレスに従つて該当するデータメモリから送ら
れてくるデータを要求元のプロセツサエレメント
に引き渡す制御も行う。 データ用キヤツシユメモリDCの動作は一般の
コンピユータ用キヤツシユメモリと同様である。 すなわち、プロセツサエレメントPE１〜PE８
からデータメモリDM１〜DM３２へのアクセス
要求があると、メモリスイツチインターフエース
MSI′はデータ用キヤツシユメモリDCの内容を調
べて求めるデータがすでにそこに格納されている
ときはそこから読み出してプロセツサエレメント
PE１〜PE８へ渡す。ない場合にはデータメモリ
DM１〜DM３２へアクセス要求を出しデータメ
モリDM１〜DM３２から送られてきたデータ要
求元のプロセツサエレメントPE１〜PE８へ引渡
すと共にメモリスイツチインターフエース
MSI′にも格納しておき、同じデータが再び要求
されたときに備える（この要求は他のプロセツサ
エレメントからでもよい）。 また、データメモリDM１〜DM３２への書込
みに際しては同じデータをデータ用キヤツシユメ
モリDCにも格納しておき後で再びこれを読み出
すときに備える。キヤツシユからの追出しアルゴ
リズムなども汎用コンピユータのキヤツシユにお
ける一般的手法が適用できるが、本コンピユータ
システムが専用機的であることからプロセツサエ
レメントPE１〜PE８のプログラムによりそれを
制御させるようにしてもよいであろう。すなわ
ち、キヤツシユに格納しておきたい、データと格
納する必要のないデータをプログラムに指定させ
ることや、キヤツシユではなくアドレス指定可能
なメモリとしてしまう方法（この時はプロセツサ
エレメントPE１〜PE８からはデータメモリDM
１〜DM３２と別のメモリとして見え、そこへ何
を格納するかはすべてプロセツサエレメントのプ
ログラムで指定されることになる）などが考えら
れる。 制御プロセツサインターフエースCPI′は制御
プロセツサCPと通信するための回路で各プロセ
ツサエレメントPE１〜PE８と制御プロセツサ
CP間の通信およびそのプロセツサPP１′〜PP１
６′自身と制御プロセツサCP間の通信を制御する
（本方式ではソフトウエアから見えるのは各プロ
セツサエレメントPE１〜PE８でありプロセツサ
PP１′〜PP１６′は物理的なかたまり（装置単
位）としてしか意味がないので制御プロセツサ
CPとの通信も論理的にはプロセツサエレメント
と制御プロセツサCP間が主である）。 この通信の例としては各プロセツサエレメント
PE１〜PE８にプログラム実行の開始を指示する
プログラム実行開始指示STARTか、プログラム
実行停止指示STOPなどがある。プロセツサエレ
メントPE１〜PE８はプログラム実行開始指示
STARTを受けてプログラムの実行を開始し所定
の条件を満した時あるいはプログラム実行停止指
示STOPを受けたときに動作を中止する。また、
制御プロセツサインターフエースCPIはプロセツ
サエレメントPE１〜PE８から制御プロセツサ
CPへインターフエースａを介して情報を伝える
ための制御も行い、たとえば、プログラム実行開
始指示STARTを受けて実行開始後、特定のプロ
セツサエレメントPE１〜PE８が実行を終了した
などある条件か満したらそれを制御プロセツサ
CPに伝えるのも制御プロセツサインターフエー
スCPI′である。 各プロセツサエレメントPE１〜PE８の構成は
一般的なコンピユータと基本的には変らないが命
令語を対応するプログラムメモリPM１〜PM８か
ら読み出す点が異なる。一般のコンピユータでは
命令語とデータは同一のメモリに格納されるが本
発明を用いた並列処理システムではデータメモリ
DM１〜DM３２へのアクセス パスの負荷を軽
減するため命令語はプログラムメモリPM１〜PM
８に格納している。これはデータについては各プ
ロセツサエレメントPE１〜PE８の相互間で受渡
しする必要があるとともに各プロセツサPP１′〜
PP１６′の相互間でも受渡しの必要があるので共
通のデータメモリに格納せざるを得ないけれど、
プログラムはその必要性がなく、各プロセツサエ
レメントPE１〜PE８が専用のメモリ中に格納し
ておけるという性質を利用している。 各プロセツサエレメントPE１〜PE８はプログ
ラムメモリPM１〜PM８に格納されたプログラム
に従つてデータ用キヤツシユメモリDCあるいは
データメモリDM１〜DM３２からデータを読み
出して処理し結果をデータメモリDM１〜DM３
２ならびにデータ用キヤツシユメモリDCへ戻す
という動作を繰り返すことになる。 第３図に示す並列処理システムにおいてプログ
ラムを実行する時の動作は次のようになる。 例として、各々128個のデータＡi，Ｂi（ｉ＝１
〜128）に対して
における並列処理方式に関する。 一般に、演算処理を高速化する方法の１つとし
て並列処理方式がある。 この並列処理方式は、処理すべきプログラムの
中で並列に実行できる部分を各々異なるプロセツ
サで実行し、Ｎ台のプロセツサで理想的にはＮ倍
の性能を得ようとするものである（実際には並列
に実行できない部分や並列動作を制御するための
余分な時間……オーバヘツド……のため、Ｎ倍以
下の性能しか得られない。） 〔従来技術〕 従来の並列処理方式は、制御プロセツサと、そ
れぞれがデータを記憶する複数のデータメモリ
と、前記制御プロセツサに並列に接続された複数
のプロセツサと、前記複数のプロセツサと前記複
数のデータメモリとを並行して相互に接続するた
めのメモリ スイツチとを含み、前記複数のプロ
セツサのそれぞれはプロセツサエレメントと、前
記プロセツサエレメントを前記制御プロセツサと
接続するための制御プロセツサインターフエース
と、前記プロセツサエレメントを前記メモリスイ
ツチと接続するためのメモリスイツチインターフ
エースとを含んで構成される。 次に、従来の並列処理方式について、図面を参
照に詳細に説明する。 第１図は従来の並列処理システムの一例を示す
システム構成図であり、第２図は第１図に示すプ
ロセツサの一例を示す詳細ブロツク図である。 第１図に示す並列処理方式は、制御プロセツサ
CPと、この制御プロセツサCPに専用の制御専用
メモリCPM１，CPM２と、制御プロセツサCPに
並列接続されたプロセツサPP１〜PP１６と、プ
ログラムおよびデータを記憶したメモリMM１〜
MM３２と16台のプロセツサと32台のメモリとを
相互に並列して接続するために16×32＝512個の
接続点をもつメモリスイツチとを含んでいる。 プロセツサPP１〜PP１６はいずれも同一の構
成をなし、第２図に示すように、プロセツサエレ
メントPEと、メモリスイツチインターフエース
MS１と、制御プロセツサインターフエースCP１
を含んでいる。メモリインターフエースMS１
は、プロセツサエレメントPEからデータあるい
はプログラムの読出を行なうためのアクセス要求
をメモリスイツチMSを介してメモリMM１〜MM
３２に供給するとともにメモリMM１〜MM３２
から読み出したデータをプロセツサエレメント
PEに供給するとともにプロセツサPEでの演算結
果などをメモリMM１〜MM３２に記憶させるた
めに供給する。制御プロセツサインターフエース
CP１はインターフエースａを介して制御プロセ
ツサCPと接続され、プログラム実行開始指示
STARTやプログラム実行停止指示STOPを制御
プロセツサCPから供給されて、プロセツサエレ
メントPEに供給したり、プロセツサエレメント
PEからの処理終了通知ENDを制御プロセツサCP
に供給する。 すなわちメモリスイツチMSを介して16台のプ
ロセツサPP１〜PP１６が32台のメモリMM１〜
MM３２にアクセスできるようになつており、各
プロセツサPP１〜PP１６は各々独立にプログラ
ムを実行することが可能である。制御プロセツサ
CPはプロセツサPP１〜PP１６とのインターフエ
ースａを通してプログラム実行開始指示START
を供給したり、プロセツサが実行を完了したとき
の処理終了通知ENDを受理する。 この制御プロセツサCPの制御の元でプロセツ
サPP１〜PP１６は解くべきプログラム中の並列
処理部分について分担して実行する。たとえばa1
＋b1，a2＋b2，……，ａo＋ｂo，という計算であ
ればｉ番目のプロセツサPPiがａi＋ｂiを計算す
る。 このような従来の並列処理システムの性能を高
めるには各プロセツサの性能を高くするかプロセ
ツサの台数を増やす必要がある。 しかしながら、プロセツサの性能を高めるとそ
の装置寸法が大きくなり多数並べることが困難に
なる。さらに、プロセツサの台数を増やすとメモ
リを並行して使用できるようにするためにはメモ
リも拡大する必要がありメモリスイツチはプロセ
ツサの台数とメモリの台数との積で増大して複雑
大規模になりやはり実現困難になる（たとえばク
ロスバ スイツチで考えるとプロセツサ台数とメ
モリ台数を各々２倍にするとスイツチの規模は２
×２＝４倍になる）。こうした欠点のため大規模
超高性能の並列処理システムはほとんど実用化さ
れていない。 すなわち、従来の並列処理方式は並列度を増大
させることが困難であるという欠点があつた。 〔発明の目的〕 本発明の目的は並列度を増大できる並列処理方
式を提供することにある。 すなわち、本発明の目的は並列処理を分担する
各プロセツサをさらに複数のプロセツサエレメン
トからなる並列処理プロセツサとすることにより
メモリスイツチの規模を大きくすることなく並列
度を高めて上記欠点を解決し大規模、超高性能を
有する並列処理システムを提供することにある。 〔発明の構成〕 本発明の並列処理方式は、制御プロセツサと、
それぞれがデータを記憶する複数のデータメモリ
と、前記制御プロセツサに並列に接続された複数
のプロセツサと、前記複数のプロセツサと前記複
数のデータメモリとを並行して相互に接続するた
めのメモリ スイツチとを含み、前記複数のプロ
セツサのそれぞれは、並列に設けられた複数のプ
ロセツサエレメントと、各プロセツサエレメント
に対応して設けられプログラムを記憶する複数の
プログラムメモリと、前記複数のプロセツサエレ
メントを前記制御プロセツサと接続するための制
御プロセツサインターフエースと、前記複数のプ
ロセツサエレメントを前記メモリスイツチと接続
するためのメモリスイツチインターフエースと、
前記メモリスイツチインターフエースに接続され
前記データメモリに記憶したデータの一部の写し
を記憶するデータ用キヤツシユメモリとを含んで
構成される。 すなわち、本発明の並列処理方式は、各々がプ
ログラムメモリを有する複数のプロセツサ エレ
メントと該複数のプロセツサ エレメントで共用
されるデータ用キヤツシユ メモリと該複数のプ
ロセツサエレメントから発生するデータメモリへ
のアクセス要求の中から各データメモリアクセス
タイミング毎に一つを選択して処理する回路とか
ら構成される演算処理装置複数台と複数のデータ
メモリと任意の上記演算処理装置から任意の上記
データメモリへのアクセスを可能にするメモリス
イツチとを備えて構成される。 さらに、本発明の並列処理方式は、上述の構成
に加えて制御プロセツサと該制御プロセツサから
上記全プロセツサエレメントにプログラム実行開
始を指示する通信手段と上記各プロセツサエレメ
ントからプログラム実行終了を上記制御プロセツ
サに通知する手段とを備え、上記制御プロセツサ
の制御下で一つのプログラム中の並列処理部分を
上記全プロセツサエレメントにより並列に実行す
るように構成される。 すなわち、本発明の並列処理方式を分担する各
プロセツサを並列に動作する複数のプロセツサエ
レメントで構成することになり、メモリスイツチ
の規模を大きくすることなく実質的な並列処理プ
ロセツサ台数を増やしている。 すなわち、本発明の並列処理システムは、ｎ台
のプロセツサと、ｍ台すなわち、ｎ台あるいは
2n台などｎ台以上のデータメモリと、このｎ台
のプロセツサとｍ台のデータメモリとを接続する
ためのｎ×ｍ個の接続点を有するメモリスイツチ
とを含みこのｎ台のプロセツサのそれぞれの１台
のプロセツサの内部構造をｌ台のプロセツサエレ
メントと、このｌ台のプロセツサエレメントのそ
れぞれに専用的に使用されるメモリで対応するプ
ロセツサエレメントの実行すべきプログラムを格
納したｌ台のプログラムメモリと、ｌ台のプロセ
ツサエレメントのそれぞれから前記ｍ台のデータ
メモリへのアクセス要求を受けて処理するメモリ
スイツチインターフエースとを含んでいる。すな
わち、このメモリスイツチインターフエースはメ
モリのアクセスタイミング毎にｌ台のプロセツサ
エレメントのうちの任意の１台以上のプロセツサ
エレメントからのアクセス要求の中から１つを選
択して選択されたアクセス要求をメモリスイツチ
を介してデータメモリへ送出する。このアクセス
要求が読出要求であればデータメモリから送られ
てくるデータを要求元のプロセツサエレメントに
渡す。このようにメモリスイツチインターフエー
スで、データメモリへのアクセス インタフエー
スを１本に絞つているのでメモリスイツチの規模
（プロセツサを接続するためのインタフエース
数）を１／ｌにすることができる。この場合デー
タメモリへのアクセスがｌ台のプロセツサエレメ
ント間で競合するのでこれが性能上のボトルネツ
クになる可能性がある。 しかし、この問題は第１に各プロセツサエレメ
ントにプログラム専用のプログラムメモリを持た
せることで軽減している。すなわち、通常のコン
ピユータではプログラムもデータも同じメモリに
格納しているが本発明に使用するプロセツサでは
プログラムは各プロセツサエレメントに専用のプ
ログラムメモリに格納されているのでメモリスイ
ツチインターフエースを介してのメモリへのアク
セスはデータに対するものに限られ、通常のコン
ピユータに比しアクセス頻度は最大１／２位に低
減される。 第２にメモリスイツチインターフエースに接続
されたデータ用キヤツシユ メモリによりデータ
メモリへのアクセス頻度をさらに軽減している。
すなわちデータ用キヤツシユ メモリにはｌ台の
プロセツサエレメントで共通に利用できるデータ
（たとえば定数など）や計算の途中結果などかな
らずしもデータメモリに格納しておかなくてもよ
いデータを格納して、データメモリヘアクセスす
る回数をへらす。 このためメモリスイツチインターフエースはプ
ロセツサエレメントからデータメモリへのアクセ
ス要求があつた場合そのデータがすでにデータ用
キヤツシユメモリに格納されていないかを調べ、
そこに格納されていればそこから読み出し、ない
ときのみデータメモリへ要求を出す。 〔実施例の説明〕 次に本発明の実施例について、図面を参照して
詳細に説明する。 第３図は本発明の一実施例を示すシステム構成
図、第４図は第３図に示すプロセツサの詳細ブロ
ツク図である。 プロセツサPP１′〜PP１６′は内部に８台のプ
ロセツサエレメントPE１〜PE８を含む並列処理
方式のプロセツサで各々８個のプログラムを並列
に実行する能力を有しているがプロセツサの台数
やその中のプロセツサエレメントの台数はこの例
に限定されるものではない。 各プロセツサPP１′〜PP１６′はメモリスイツ
チMSを介して任意のデータメモリDM１〜DM３
２に対してデータの読出、書込ができる。データ
メモリの台数は第３図では32台としているるが、
これはプロセツサの台数やデータメモリの性能、
データメモリの使用頻度によつて定められこの例
に限定されるものではない。 また、メモリスイツチMSの構成については完
全なクロスバー方式をはじめとして多数の構成法
があるがそのいずれかに限定されるものではな
い。ここでは一例として完全クロスバー方式を仮
定しており複数のプロセツサから同時にデータメ
モリへのアクセス要求が発生しても同一のデータ
メモリヘアクセスしないかぎり競合は起らないと
している。他の構成のメモリスイツチMSを用い
たとしても本発明の効果には関係しない。 制御プロセツサは制御専用メモリCPM１，
CPM２を有しさらにメモリスイツチMSを介して
データメモリDM１〜DM３２へもアクセスでき
る。制御専用メモリの台数も本例では２台として
いるがこれに限定される訳ではない。制御プロセ
ツサCPはインターフエースａを介して各プロセ
ツサPP１′〜PP１６′のそれぞれの制御プロセツ
サインターフエースCPI′を介して各プロセツサ
と通信することができる。 第４図は第３図に示すプロセツサの一例を示す
ブロツク図である。 プロセツサエレメントPE１〜PE８は各々プロ
グラムを実行する能力を有するプロセツサエレメ
ントでそのプログラムはプロセツサエレメント
PE１〜PE８のそれぞれに対応して接続された専
用のプログラムメモリPM１〜PM8に格納されて
いる。 メモリスイツチインターフエースMSI′は各プ
ロセツサエレメントPE１〜PE８が第３図に示す
データメモリDM１〜DM３２にアクセスするた
めの制御回路で複数のプロセツサエレメントPE
１〜PE８から同時にアクセス要求があつたとき
にはそれらの中から１つを一定のアルゴリズムに
従つて選択し、選択されたアクセス要求をメモリ
スイツチMSを経てデータメモリDM１〜DM３２
のいずれかへ送出する。読出動作であれば送つた
アドレスに従つて該当するデータメモリから送ら
れてくるデータを要求元のプロセツサエレメント
に引き渡す制御も行う。 データ用キヤツシユメモリDCの動作は一般の
コンピユータ用キヤツシユメモリと同様である。 すなわち、プロセツサエレメントPE１〜PE８
からデータメモリDM１〜DM３２へのアクセス
要求があると、メモリスイツチインターフエース
MSI′はデータ用キヤツシユメモリDCの内容を調
べて求めるデータがすでにそこに格納されている
ときはそこから読み出してプロセツサエレメント
PE１〜PE８へ渡す。ない場合にはデータメモリ
DM１〜DM３２へアクセス要求を出しデータメ
モリDM１〜DM３２から送られてきたデータ要
求元のプロセツサエレメントPE１〜PE８へ引渡
すと共にメモリスイツチインターフエース
MSI′にも格納しておき、同じデータが再び要求
されたときに備える（この要求は他のプロセツサ
エレメントからでもよい）。 また、データメモリDM１〜DM３２への書込
みに際しては同じデータをデータ用キヤツシユメ
モリDCにも格納しておき後で再びこれを読み出
すときに備える。キヤツシユからの追出しアルゴ
リズムなども汎用コンピユータのキヤツシユにお
ける一般的手法が適用できるが、本コンピユータ
システムが専用機的であることからプロセツサエ
レメントPE１〜PE８のプログラムによりそれを
制御させるようにしてもよいであろう。すなわ
ち、キヤツシユに格納しておきたい、データと格
納する必要のないデータをプログラムに指定させ
ることや、キヤツシユではなくアドレス指定可能
なメモリとしてしまう方法（この時はプロセツサ
エレメントPE１〜PE８からはデータメモリDM
１〜DM３２と別のメモリとして見え、そこへ何
を格納するかはすべてプロセツサエレメントのプ
ログラムで指定されることになる）などが考えら
れる。 制御プロセツサインターフエースCPI′は制御
プロセツサCPと通信するための回路で各プロセ
ツサエレメントPE１〜PE８と制御プロセツサ
CP間の通信およびそのプロセツサPP１′〜PP１
６′自身と制御プロセツサCP間の通信を制御する
（本方式ではソフトウエアから見えるのは各プロ
セツサエレメントPE１〜PE８でありプロセツサ
PP１′〜PP１６′は物理的なかたまり（装置単
位）としてしか意味がないので制御プロセツサ
CPとの通信も論理的にはプロセツサエレメント
と制御プロセツサCP間が主である）。 この通信の例としては各プロセツサエレメント
PE１〜PE８にプログラム実行の開始を指示する
プログラム実行開始指示STARTか、プログラム
実行停止指示STOPなどがある。プロセツサエレ
メントPE１〜PE８はプログラム実行開始指示
STARTを受けてプログラムの実行を開始し所定
の条件を満した時あるいはプログラム実行停止指
示STOPを受けたときに動作を中止する。また、
制御プロセツサインターフエースCPIはプロセツ
サエレメントPE１〜PE８から制御プロセツサ
CPへインターフエースａを介して情報を伝える
ための制御も行い、たとえば、プログラム実行開
始指示STARTを受けて実行開始後、特定のプロ
セツサエレメントPE１〜PE８が実行を終了した
などある条件か満したらそれを制御プロセツサ
CPに伝えるのも制御プロセツサインターフエー
スCPI′である。 各プロセツサエレメントPE１〜PE８の構成は
一般的なコンピユータと基本的には変らないが命
令語を対応するプログラムメモリPM１〜PM８か
ら読み出す点が異なる。一般のコンピユータでは
命令語とデータは同一のメモリに格納されるが本
発明を用いた並列処理システムではデータメモリ
DM１〜DM３２へのアクセス パスの負荷を軽
減するため命令語はプログラムメモリPM１〜PM
８に格納している。これはデータについては各プ
ロセツサエレメントPE１〜PE８の相互間で受渡
しする必要があるとともに各プロセツサPP１′〜
PP１６′の相互間でも受渡しの必要があるので共
通のデータメモリに格納せざるを得ないけれど、
プログラムはその必要性がなく、各プロセツサエ
レメントPE１〜PE８が専用のメモリ中に格納し
ておけるという性質を利用している。 各プロセツサエレメントPE１〜PE８はプログ
ラムメモリPM１〜PM８に格納されたプログラム
に従つてデータ用キヤツシユメモリDCあるいは
データメモリDM１〜DM３２からデータを読み
出して処理し結果をデータメモリDM１〜DM３
２ならびにデータ用キヤツシユメモリDCへ戻す
という動作を繰り返すことになる。 第３図に示す並列処理システムにおいてプログ
ラムを実行する時の動作は次のようになる。 例として、各々128個のデータＡi，Ｂi（ｉ＝１
〜128）に対して
【式】を計算する場合を
とりあげる。
演算開始前にデータＡi，Ｂiを制御プロセツサ
CPがデータメモリDM１〜DM３２に入れる。た
とえば、データA1〜A8はデータメモリDM１にデ
ータA9〜A16はデータメモリDM２に格納し、以
下同様にしてデータA120〜A128はデータメモリ
DM１６に格納する。同様に、データB1〜B8はデ
ータメモリDM１７に、データB9〜B16はデータ
メモリDM１８に、……データB120〜B128はデー
タメモリDM３２に格納する。 この例では、システム中には１６（プロセツサ
の数）×８（各プロセツサ中のプロセツサエレメ
ントの数）＝128台のプロセツサエレメントがあり
ｉ番目のプロセツサエレメントPEiはＡi×Ｂiの
計算をして演算結果Ｃiをデータメモリに格納す
る。この計算をやるためのプログラムは各プロセ
ツサエレメントPE１〜PE８に付属したプログラ
ムメモリPM１〜PM８の中にそれぞれ格納されて
おり、各プロセツサエレメントPE１〜PE８の中
の命令アドレス レジスタにはそのプロセツサエ
レメントPE１〜PE８が実行すべき最初の命令語
のプログラムメモリPM１〜PM８のアドレスが設
定される。これは制御プロセツサCPの制御下で
データメモリDM１〜DM３２からメモリスイツ
チMSおよびメモリスイツチインターフエース
MSI′を通して行なわれるか、あるいはインター
フエースａおよび制御プロセツサインターフエー
スCPI′を通して行なわれる。 以上の準備は制御プロセツサCPが行い完了す
るとインターフエースａを通して128台のすべて
のプロセツサエレメント宛のプログラム実行開始
指示STARTをプロセツサPP１′〜PP１６′に送
出する。これによつて、すべてのプロセツサエレ
メントPE１〜PE８は各々の命令アドレスレジス
タの値に従つて、プログラムメモリPM１〜PM８
から命令語を読み出し、解読して実行する。 いま、プロセツサPP１′中のプロセツサエレメ
ントPE１を例にとれば、データメモリDM１から
読み出したデータA1とデータメモリDM１７から
読み出したデータＢ１に対しA1×B1の計算をし
て演算結果C1をデータメモリに格納する。 同様にプロセツサエレメントPE２はA2×B2の
計算をして、演算結果C2を格納し、以下同様
に、プロセツサエレメントPE８はA8×B8→C8の
処理をする。これらの処理は各プロセツサエレメ
ントPE１〜PE８が並行に同時に実行する。 なお、本例ではすべてのプロセツサエレメント
が同一のプログラムを実行するとしているがそれ
は異なるプログラムであつてもよいし、たとえ同
一プログラムであつても条件分岐が入る場合には
各プロセツサエレメント毎に途中から異なる命令
シーケンスを実行することになる可能性がある。 また、各プロセツサエレメントPE１〜PE８か
ら各データメモリDM１〜DM３２へのアクセス
要求（Ａi，Ｂiを読み出したり、Ｃiを格納するた
めの要求）はメモリスイツチインターフエース
MSI′で交通整理され、競合した場合は１つだけ
選択されて他は待たされるので、各プロセツサエ
レメントPE１〜PE８の命令実行のタイミングは
ずれてくる可能性があり、すべてのプロセツサエ
レメントPE１〜PE８がまつたく同期して同時刻
に同じ動作・処理をしている訳ではない。 演算処理Ａi×Ｂi→Ｃiの処理が完了すると制御
プロセツサインターフエースCPI′およびインタ
ーフエースａを通つて制御プロセツサCPにこの
旨通知される。制御プロセツサCPは128台すべて
のプロセツサエレメントPE１〜PE８からの完了
通知を待つて
CPがデータメモリDM１〜DM３２に入れる。た
とえば、データA1〜A8はデータメモリDM１にデ
ータA9〜A16はデータメモリDM２に格納し、以
下同様にしてデータA120〜A128はデータメモリ
DM１６に格納する。同様に、データB1〜B8はデ
ータメモリDM１７に、データB9〜B16はデータ
メモリDM１８に、……データB120〜B128はデー
タメモリDM３２に格納する。 この例では、システム中には１６（プロセツサ
の数）×８（各プロセツサ中のプロセツサエレメ
ントの数）＝128台のプロセツサエレメントがあり
ｉ番目のプロセツサエレメントPEiはＡi×Ｂiの
計算をして演算結果Ｃiをデータメモリに格納す
る。この計算をやるためのプログラムは各プロセ
ツサエレメントPE１〜PE８に付属したプログラ
ムメモリPM１〜PM８の中にそれぞれ格納されて
おり、各プロセツサエレメントPE１〜PE８の中
の命令アドレス レジスタにはそのプロセツサエ
レメントPE１〜PE８が実行すべき最初の命令語
のプログラムメモリPM１〜PM８のアドレスが設
定される。これは制御プロセツサCPの制御下で
データメモリDM１〜DM３２からメモリスイツ
チMSおよびメモリスイツチインターフエース
MSI′を通して行なわれるか、あるいはインター
フエースａおよび制御プロセツサインターフエー
スCPI′を通して行なわれる。 以上の準備は制御プロセツサCPが行い完了す
るとインターフエースａを通して128台のすべて
のプロセツサエレメント宛のプログラム実行開始
指示STARTをプロセツサPP１′〜PP１６′に送
出する。これによつて、すべてのプロセツサエレ
メントPE１〜PE８は各々の命令アドレスレジス
タの値に従つて、プログラムメモリPM１〜PM８
から命令語を読み出し、解読して実行する。 いま、プロセツサPP１′中のプロセツサエレメ
ントPE１を例にとれば、データメモリDM１から
読み出したデータA1とデータメモリDM１７から
読み出したデータＢ１に対しA1×B1の計算をし
て演算結果C1をデータメモリに格納する。 同様にプロセツサエレメントPE２はA2×B2の
計算をして、演算結果C2を格納し、以下同様
に、プロセツサエレメントPE８はA8×B8→C8の
処理をする。これらの処理は各プロセツサエレメ
ントPE１〜PE８が並行に同時に実行する。 なお、本例ではすべてのプロセツサエレメント
が同一のプログラムを実行するとしているがそれ
は異なるプログラムであつてもよいし、たとえ同
一プログラムであつても条件分岐が入る場合には
各プロセツサエレメント毎に途中から異なる命令
シーケンスを実行することになる可能性がある。 また、各プロセツサエレメントPE１〜PE８か
ら各データメモリDM１〜DM３２へのアクセス
要求（Ａi，Ｂiを読み出したり、Ｃiを格納するた
めの要求）はメモリスイツチインターフエース
MSI′で交通整理され、競合した場合は１つだけ
選択されて他は待たされるので、各プロセツサエ
レメントPE１〜PE８の命令実行のタイミングは
ずれてくる可能性があり、すべてのプロセツサエ
レメントPE１〜PE８がまつたく同期して同時刻
に同じ動作・処理をしている訳ではない。 演算処理Ａi×Ｂi→Ｃiの処理が完了すると制御
プロセツサインターフエースCPI′およびインタ
ーフエースａを通つて制御プロセツサCPにこの
旨通知される。制御プロセツサCPは128台すべて
のプロセツサエレメントPE１〜PE８からの完了
通知を待つて
【式】の処理をする。演算線果Ｃi
はデータメモリDM１〜DM３２の中に格納され
ているから制御プロセツサCPはメモリスイツチ
MSを介してデータメモリDM１〜DM３２にアク
セスして演算結果Ｃiを読出順に加算する。この
動作は一般的コンピユータにおける加算と同じで
制御プロセツサCP内のプログラムにより、演算
結果C1，C2，…，C128を逐一読み出して加算す
る。この加算が終了すれば求める答となる。 各プロセツサエレメントPE１〜PE８から制御
プロセツサCPへの通知は上記のように各プロセ
ツサエレメントPE１〜PE８が終る毎に制御プロ
セツサCPに通知してもよいがプロセツサPP１′
〜PP１６′の内でまとめて通知することで制御プ
ロセツサCPとの間の通信量を減らすことも考え
られよう。 また、上記のように
ているから制御プロセツサCPはメモリスイツチ
MSを介してデータメモリDM１〜DM３２にアク
セスして演算結果Ｃiを読出順に加算する。この
動作は一般的コンピユータにおける加算と同じで
制御プロセツサCP内のプログラムにより、演算
結果C1，C2，…，C128を逐一読み出して加算す
る。この加算が終了すれば求める答となる。 各プロセツサエレメントPE１〜PE８から制御
プロセツサCPへの通知は上記のように各プロセ
ツサエレメントPE１〜PE８が終る毎に制御プロ
セツサCPに通知してもよいがプロセツサPP１′
〜PP１６′の内でまとめて通知することで制御プ
ロセツサCPとの間の通信量を減らすことも考え
られよう。 また、上記のように
本発明の並列処理方式は、制御プロセツサに並
列接続され複数のデータメモリとメモリスイツチ
を介して相互に並行して接続されるプロセツサの
それぞれが、単一のプロセツサエレメントからな
る代りに、並列に動作する複数のプロセツサエレ
メントを並列に設けることにより、メモリスイツ
チ側から見た場合には単一のプロセツサエレメン
トしか有していないように見えながら時分割で複
数のプロセツサエレメントをメモリスイツチに接
続することができるため、並列度を増大できると
いう効果がある。 すなわち、本発明の並列処理方式は、複数のプ
ロセツサエレメントを内蔵するプロセツサを並列
におき、制御プロセツサの制御下に並列動作され
るように構成することで大きな並列度の並列演算
を実現容易にし、かつ並列演算できない部分は制
御プロセツサで処理することで融通性が増し応用
分野が拡大するという効果を有する。
列接続され複数のデータメモリとメモリスイツチ
を介して相互に並行して接続されるプロセツサの
それぞれが、単一のプロセツサエレメントからな
る代りに、並列に動作する複数のプロセツサエレ
メントを並列に設けることにより、メモリスイツ
チ側から見た場合には単一のプロセツサエレメン
トしか有していないように見えながら時分割で複
数のプロセツサエレメントをメモリスイツチに接
続することができるため、並列度を増大できると
いう効果がある。 すなわち、本発明の並列処理方式は、複数のプ
ロセツサエレメントを内蔵するプロセツサを並列
におき、制御プロセツサの制御下に並列動作され
るように構成することで大きな並列度の並列演算
を実現容易にし、かつ並列演算できない部分は制
御プロセツサで処理することで融通性が増し応用
分野が拡大するという効果を有する。
第１図は従来の一例を示すシステム構成図、第
２図は第１図に示すプロセツサの詳細ブロツク
図、第３図は本発明の一実施例を示すシステム構
成図、第４図は第３図に示すプロセツサの詳細ブ
ロツク図である。 CP……制御プロセツサ、PP１〜PP１６，PP
１′〜PP１６′……プロセツサ、CPM１，CPM２
……制御専用メモリ、MS……メモリスイツチ、
MM１〜MM３２……メモリ、MSI，MSI′……メ
モリスイツチインターフエース、CPI，CPI′……
制御プロセツサインターフエース、PE，PE１〜
PE８……プロセツサエレメント、DM１〜DM３
２……データメモリ、DC……データ用キヤツシ
ユメモリ、PM１〜PM８……プログラムメモリ、
ａ……インターフエース。
２図は第１図に示すプロセツサの詳細ブロツク
図、第３図は本発明の一実施例を示すシステム構
成図、第４図は第３図に示すプロセツサの詳細ブ
ロツク図である。 CP……制御プロセツサ、PP１〜PP１６，PP
１′〜PP１６′……プロセツサ、CPM１，CPM２
……制御専用メモリ、MS……メモリスイツチ、
MM１〜MM３２……メモリ、MSI，MSI′……メ
モリスイツチインターフエース、CPI，CPI′……
制御プロセツサインターフエース、PE，PE１〜
PE８……プロセツサエレメント、DM１〜DM３
２……データメモリ、DC……データ用キヤツシ
ユメモリ、PM１〜PM８……プログラムメモリ、
ａ……インターフエース。
Claims (1)
- １ 制御プロセツサと、それぞれがデータを記憶
する複数のデータメモリと、前記制御プロセツサ
に並列に接続された複数のプロセツサと、前記複
数のプロセツサと前記複数のデータメモリとを並
行して相互に接続するためのメモリ スイツチと
を含み、前記複数のプロセツサのそれぞれは、並
列に設けられた複数のプロセツサエレメントと、
各プロセツサエレメントに対応して設けられプロ
グラムを記憶する複数のプログラムメモリと、前
記複数のプロセツサエレメントを前記制御プロセ
ツサと接続するための制御プロセツサインターフ
エースと、前記複数のプロセツサエレメントを前
記メモリスイツチと接続するためのメモリスイツ
チインターフエースと、前記メモリスイツチイン
ターフエースに接続され前記データメモリに記憶
したデータの一部の写しを記憶するデータ用キヤ
ツシユメモリとを含むことを特徴とする並列処理
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4220382A JPS58159168A (ja) | 1982-03-17 | 1982-03-17 | 並列処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4220382A JPS58159168A (ja) | 1982-03-17 | 1982-03-17 | 並列処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58159168A JPS58159168A (ja) | 1983-09-21 |
| JPS6246026B2 true JPS6246026B2 (ja) | 1987-09-30 |
Family
ID=12629447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4220382A Granted JPS58159168A (ja) | 1982-03-17 | 1982-03-17 | 並列処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58159168A (ja) |
-
1982
- 1982-03-17 JP JP4220382A patent/JPS58159168A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58159168A (ja) | 1983-09-21 |
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