JPS6259952B2 - - Google Patents
Info
- Publication number
- JPS6259952B2 JPS6259952B2 JP54161775A JP16177579A JPS6259952B2 JP S6259952 B2 JPS6259952 B2 JP S6259952B2 JP 54161775 A JP54161775 A JP 54161775A JP 16177579 A JP16177579 A JP 16177579A JP S6259952 B2 JPS6259952 B2 JP S6259952B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- synchronization signal
- video signal
- composite video
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/52—Automatic gain control
- H04N5/53—Keyed automatic gain control
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Receiver Circuits (AREA)
- Television Signal Processing For Recording (AREA)
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
本発明はビデオテープレコーダなどの映像信号
の記録再生装置等に使用する映像信号処理回路の
自動利得制御回路の性能向上をはかるものであ
る。
の記録再生装置等に使用する映像信号処理回路の
自動利得制御回路の性能向上をはかるものであ
る。
従来の自動利得制御回路では複合映像信号のレ
ベルが規定値から外れた場合、例えば、同期信号
のレベルが異常に縮んで同期信号分離回路が誤動
作して映像信号のペデスタル部分の前縁、後縁部
で分離動作を行ない、誤つた幅の広いパルスが発
生した場合、自動利得制御回路を制御する制御電
圧が異常に大きな値となり、自動利得制御回路の
利得を非常に小さくする結果になつて複合映像信
号出力が小さくなるという問題があつた。これを
第１図と第２図を用いて説明する。
ベルが規定値から外れた場合、例えば、同期信号
のレベルが異常に縮んで同期信号分離回路が誤動
作して映像信号のペデスタル部分の前縁、後縁部
で分離動作を行ない、誤つた幅の広いパルスが発
生した場合、自動利得制御回路を制御する制御電
圧が異常に大きな値となり、自動利得制御回路の
利得を非常に小さくする結果になつて複合映像信
号出力が小さくなるという問題があつた。これを
第１図と第２図を用いて説明する。
第１図は、従来の自動利得制御回路の構成の一
例を示すもので、入力端子１に複合映像信号（第
２図イ―Ａ）が入ると可変利得増幅回路２を通過
し、出力端子３に出力されると共にクランプ回路
４で複合映像信号の同期信号の先端部がクランプ
された複合映像信号（第２図イ―Ｄ）が加算回路
５に供給される。一方、前記入力端子１の複合映
像信号は同期信号分離回路６において同期信号
（第２図イ―Ｂ）が分離されパルス遅延回路７
で、一定時間遅延した一定振幅の基準パルス（第
２図イ―Ｃ）をつくり、加算回路５に加えられ
る。なお、前記基準パルスの極性と複合映像信号
の同期信号先端部の極性は互いに反対になる様に
して加えられる。上述した様にして加算回路５で
加算された信号出力は第２図イ―Ｅに示す信号と
なるのでこの信号のピーク値をピークホールド回
路８で検出し一定の時定数を持たせてホールドし
誤差増幅回路９で基準値との差電圧を増幅し、可
変利得増幅回路２の増幅度を制御して加算出力が
第２図イ―Ｅに示すピーク電圧がＶC1において平
衡し可変利得増幅回路の出力映像信号を一定にす
る。ところが第２図ロ―A′に示す様な同期信号
が縮んだ複合映像信号が入力端子１に入力された
場合、同期信号の先端からＶDなる電圧で同期信
号を検出するとことになると目的とする同期信号
が検出できなくなり、第２図ロ―B′の様にフロン
トポーチの前縁とバツクポーチの後縁部を検出す
る結果になることが考えられる。従つて基準パル
スは第２図ロ―C′の様に幅の広いパルスが遅延
されたものになり、バツクポーチの後縁以降の映
像信号領域と重なる形になるため前者と同様にし
て第２図のロ―C′の基準パルスとロ―D′点線で
示す複合映像信号を加算するとピーク電圧はロ―
E′に示す出力が現われピーク電圧はＶC2という高
い電圧になる。このことは可変利得増幅回路２の
増幅度を非常に小さくすることになり自動利得制
御回路が平衡するピーク電圧ＶC1になるためには
複合映像信号は第２図ロ―D′の実線で示す様な
微少な信号しか得られなくなるという大きい問題
があつた。
例を示すもので、入力端子１に複合映像信号（第
２図イ―Ａ）が入ると可変利得増幅回路２を通過
し、出力端子３に出力されると共にクランプ回路
４で複合映像信号の同期信号の先端部がクランプ
された複合映像信号（第２図イ―Ｄ）が加算回路
５に供給される。一方、前記入力端子１の複合映
像信号は同期信号分離回路６において同期信号
（第２図イ―Ｂ）が分離されパルス遅延回路７
で、一定時間遅延した一定振幅の基準パルス（第
２図イ―Ｃ）をつくり、加算回路５に加えられ
る。なお、前記基準パルスの極性と複合映像信号
の同期信号先端部の極性は互いに反対になる様に
して加えられる。上述した様にして加算回路５で
加算された信号出力は第２図イ―Ｅに示す信号と
なるのでこの信号のピーク値をピークホールド回
路８で検出し一定の時定数を持たせてホールドし
誤差増幅回路９で基準値との差電圧を増幅し、可
変利得増幅回路２の増幅度を制御して加算出力が
第２図イ―Ｅに示すピーク電圧がＶC1において平
衡し可変利得増幅回路の出力映像信号を一定にす
る。ところが第２図ロ―A′に示す様な同期信号
が縮んだ複合映像信号が入力端子１に入力された
場合、同期信号の先端からＶDなる電圧で同期信
号を検出するとことになると目的とする同期信号
が検出できなくなり、第２図ロ―B′の様にフロン
トポーチの前縁とバツクポーチの後縁部を検出す
る結果になることが考えられる。従つて基準パル
スは第２図ロ―C′の様に幅の広いパルスが遅延
されたものになり、バツクポーチの後縁以降の映
像信号領域と重なる形になるため前者と同様にし
て第２図のロ―C′の基準パルスとロ―D′点線で
示す複合映像信号を加算するとピーク電圧はロ―
E′に示す出力が現われピーク電圧はＶC2という高
い電圧になる。このことは可変利得増幅回路２の
増幅度を非常に小さくすることになり自動利得制
御回路が平衡するピーク電圧ＶC1になるためには
複合映像信号は第２図ロ―D′の実線で示す様な
微少な信号しか得られなくなるという大きい問題
があつた。
本発明はこのような問題を解決する有効な手段
を提供するもので以下にその詳細を説明する。
を提供するもので以下にその詳細を説明する。
第３図および第４図は本発明を説明するための
回路構成図と動作説明波形図で以下両図によつて
説明する。入力端子１０に加えられた複合映像信
号第４図イ―ａは可変利得増幅回路１１を通り出
力端子１２に出力されると同時にクランプ回路１
３で同期信号の先端部が或る一定の電圧（ＶCL）
にクランプされて加算回路１４に供給される。一
方、入力端子１０の複合映像信号は同期信号分離
回路１５に入り同期信号第４図イ―ｂをＶD（イ
―ａ）のレベルを基準として分離する。ここで得
られた同期信号の前縁でトリガして単安定発振回
路１６を一定時間（Ｔ）発振させ、このパルスを
用いて基準パルス発生回路１９で第４図イ―ｃに
示すパルス幅と振幅及び基線レベル（ＶCL）の一
定な基準パルスを作成し加算回路１４に加え前記
クランプされた複合映像信号と加算して第４図イ
―ｅの様な加算出力を得て加算出力のピーク電圧
ＶC1をピークホールド回路１７で検出、保持し、
誤差増幅回路１８に伝達する。但し、単安定発振
回路１６の発振時間Ｔは第４図においてt1＜Ｔ＜
t1＜＋t2（ただしt1は同期信号パルス期間、t2はバ
ツクポーチ期間）に設定されるものとする。誤差
増幅回路１８では、前記ピーク値電圧と別の基準
直流電圧との差電圧を検出増幅して制御電圧をつ
くり可変利得増幅回路１１を制御する。なおここ
で用いる可変利得増幅回路１１はピーク値電圧が
高くなると利得が減少し、ピーク値電圧が低くな
ると利得が増加する様に構成されている。
回路構成図と動作説明波形図で以下両図によつて
説明する。入力端子１０に加えられた複合映像信
号第４図イ―ａは可変利得増幅回路１１を通り出
力端子１２に出力されると同時にクランプ回路１
３で同期信号の先端部が或る一定の電圧（ＶCL）
にクランプされて加算回路１４に供給される。一
方、入力端子１０の複合映像信号は同期信号分離
回路１５に入り同期信号第４図イ―ｂをＶD（イ
―ａ）のレベルを基準として分離する。ここで得
られた同期信号の前縁でトリガして単安定発振回
路１６を一定時間（Ｔ）発振させ、このパルスを
用いて基準パルス発生回路１９で第４図イ―ｃに
示すパルス幅と振幅及び基線レベル（ＶCL）の一
定な基準パルスを作成し加算回路１４に加え前記
クランプされた複合映像信号と加算して第４図イ
―ｅの様な加算出力を得て加算出力のピーク電圧
ＶC1をピークホールド回路１７で検出、保持し、
誤差増幅回路１８に伝達する。但し、単安定発振
回路１６の発振時間Ｔは第４図においてt1＜Ｔ＜
t1＜＋t2（ただしt1は同期信号パルス期間、t2はバ
ツクポーチ期間）に設定されるものとする。誤差
増幅回路１８では、前記ピーク値電圧と別の基準
直流電圧との差電圧を検出増幅して制御電圧をつ
くり可変利得増幅回路１１を制御する。なおここ
で用いる可変利得増幅回路１１はピーク値電圧が
高くなると利得が減少し、ピーク値電圧が低くな
ると利得が増加する様に構成されている。
つぎに本発明の自動利得制御回路に正常な複合
映像信号と同期信号が縮んだ異常な複合映像信号
が入つて来た場合について第４図の動作波形図に
より説明する。
映像信号と同期信号が縮んだ異常な複合映像信号
が入つて来た場合について第４図の動作波形図に
より説明する。
先づ正常な複合映像信号イ―ａが入力端子１０
に入つた場合の各部における動作波形は第４図イ
に示した様になる。複合映像信号中の同期信号は
イ―ａに示すように同期信号先端からＶDなるレ
ベルで分離すると、同期信号イ―ｂが得られる。
この同期信号の前縁部の立上りで単安定発振回路
１６をトリガし、時間Ｔなる幅のパルスを発生し
て基準パルス発生回路１９で同期信号に同期した
時間Ｔのパルス幅を有し振幅一定で基線レベル
（図ではＶCL）を規制した基準パルスイ―ｃを作
成する。つぎに、前記可変利得増幅回路１１を通
つた複合映像信号の同期信号先端部をクランプ回
路１３でクランプ（図ではＶCL）して加算回路１
４に加え前記基準パルスイ―ｃと加算し、加算出
力イ―ｅを得る。加算出力イ―ｅのピーク値電圧
（ＶC1）をピークホールド回路１７で検出し、別
に設定した基準直流電圧との差電圧を誤差増幅回
路１８で検出、増幅して可変利得増幅回路１１の
利得を制御するものである。
に入つた場合の各部における動作波形は第４図イ
に示した様になる。複合映像信号中の同期信号は
イ―ａに示すように同期信号先端からＶDなるレ
ベルで分離すると、同期信号イ―ｂが得られる。
この同期信号の前縁部の立上りで単安定発振回路
１６をトリガし、時間Ｔなる幅のパルスを発生し
て基準パルス発生回路１９で同期信号に同期した
時間Ｔのパルス幅を有し振幅一定で基線レベル
（図ではＶCL）を規制した基準パルスイ―ｃを作
成する。つぎに、前記可変利得増幅回路１１を通
つた複合映像信号の同期信号先端部をクランプ回
路１３でクランプ（図ではＶCL）して加算回路１
４に加え前記基準パルスイ―ｃと加算し、加算出
力イ―ｅを得る。加算出力イ―ｅのピーク値電圧
（ＶC1）をピークホールド回路１７で検出し、別
に設定した基準直流電圧との差電圧を誤差増幅回
路１８で検出、増幅して可変利得増幅回路１１の
利得を制御するものである。
ピーク検出電圧ＶC1で自動利得制御回路が平衡
する様に前記基準直流電圧を設定すると入力され
る複合映像信号の大小に応じてピーク検出電圧が
ＶC1になる様に可変利得増幅回路の利得が変化し
常に一定レベルの複合映像信号出力を得ることが
出来る。つぎに、同期信号が異常に縮んだ複合映
像信号が入つた時の動作を第４図ロによつて説明
する。同期信号の縮んだ複合映像信号ロ―a′は同
期信号分離回路１５で同期信号の先端からＶDな
る電圧を基準として同期信号を分離しようとした
場合、同期信号が縮んでいるため無視されて複合
映像信号のフロントポーチ前縁とバツクポーチ後
縁部で分離回路が動作してロ―b′の様なパルスが
出力されることがある。この様な状態において単
安定発振回路１６は、やはり前述したように同期
信号分離回路１５に現われるロ―b′のパルスの前
縁立上りによつてトリガされロ―c′に示す様な時
間関係のパルスを発生し、基準パルス発生回路１
９の出力にはフロントポーチの前縁に同期した時
間Ｔのパルス幅をもち、一定振幅で基線レベル
（図ではＶCL）が一定な基準パルスロ―c′が得ら
れる。
する様に前記基準直流電圧を設定すると入力され
る複合映像信号の大小に応じてピーク検出電圧が
ＶC1になる様に可変利得増幅回路の利得が変化し
常に一定レベルの複合映像信号出力を得ることが
出来る。つぎに、同期信号が異常に縮んだ複合映
像信号が入つた時の動作を第４図ロによつて説明
する。同期信号の縮んだ複合映像信号ロ―a′は同
期信号分離回路１５で同期信号の先端からＶDな
る電圧を基準として同期信号を分離しようとした
場合、同期信号が縮んでいるため無視されて複合
映像信号のフロントポーチ前縁とバツクポーチ後
縁部で分離回路が動作してロ―b′の様なパルスが
出力されることがある。この様な状態において単
安定発振回路１６は、やはり前述したように同期
信号分離回路１５に現われるロ―b′のパルスの前
縁立上りによつてトリガされロ―c′に示す様な時
間関係のパルスを発生し、基準パルス発生回路１
９の出力にはフロントポーチの前縁に同期した時
間Ｔのパルス幅をもち、一定振幅で基線レベル
（図ではＶCL）が一定な基準パルスロ―c′が得ら
れる。
入力された複合映像信号は前者と同様に可変利
得増幅回路１１を通りクランプ回路で同期信号の
先端が電圧ＶCLにクランプされた信号ロ―d′（点
線で示す）が作られる。したがつて前者の場合と
同様に上記の２つの信号を加算回路で加算すると
加算出力としてロ―e′の点線で示すものが得ら
れ、ピークホールド回路１７ではＶC3なるピーク
電圧を検出する。この場合も前者と同様にピーク
ホールド電圧がＶC1で自動利得制御回路が平衡す
る様に設定してあるとすると電圧ＶC3はＶC1より
小さいので可変利得増幅回路の利得が増加し、出
力がロ―d′の実線で示す信号レベルになつたとこ
ろで加算出力電圧はロ―e′の実線で示す様にな
り、ピークホールド電圧もＶC1となつて自動利得
制御装置は平衡し一定レベルの複合映像信号が出
力端子に得られる。さらに第３図の構成の具体的
な実施例を第５図に示す。図において可変利得増
幅回路１１、クランプ回路１３、同期信号分離回
路１５は一般に使用されており、誤差増幅回路１
８は差動形増幅回路であるので説明を省略する。
点線で囲んだ１６が単安定発振回路であつて同期
信号分離回路１５の出力パルスを容量C1、抵抗
R1で微分し、ダイオードD1を通して細いパルス
としてスイツチトランジスタQ1をスイツチング
し、トランジスタQ2，Q3から構成される単安定
発振回路をトリガする様にしている。この単安定
発振回路の発振パルス幅は抵抗R3と容量C2によ
り決められ、正の一定幅のパルスをエミツタホロ
アトランジスタQ4を通して点線で囲んだＦの回
路に供給する。Ｆの回路は加算するための基準パ
ルスの発生とクランプ回路１３の複合映像信号を
加算する機能を有している。即ち、前記トランジ
スタQ4の正電圧パルスをトランジスタQ6，Q7か
らなる差動増幅回路のQ6のベースに加え抵抗
R8，R9で定まる電圧を基準にしてスイツチング
動作を行なわせるとトランジスタQ7のコレクタ
には抵抗R10×電流I0の振幅を有し、単安定発振
回路の発振パルス幅と等しい正極性の基準パルス
が得られる。一方、抵抗R10には同期信号の先端
がクランプされた複合映像信号がトランジスタ
Q5のエミツタホロワを経由して供給され、同期
信号の先端の電圧を最低の基準として複合映像信
号に応じた電圧が供給される。以上から解るよう
にトランジスタQ7のコレクタには基準パルスと
複合映像信号の加算された電圧はトランジスタ
Q8のエミツタホロワで電流増幅を行ない、ピー
ク値電圧を容量C3に急速に保持するものであ
る。なお抵抗R13はC3のチヤージを徐々に放電さ
せるための抵抗で点線で囲んだ１７がピークホー
ルド回路である。以上の説明の中で同期信号分離
回路１５に供給する複合映像信号は入力端子１０
から得ているが可変利得増幅回路１１の出力から
得ても全く同様の動作を行なうことはいうまでも
ない。
得増幅回路１１を通りクランプ回路で同期信号の
先端が電圧ＶCLにクランプされた信号ロ―d′（点
線で示す）が作られる。したがつて前者の場合と
同様に上記の２つの信号を加算回路で加算すると
加算出力としてロ―e′の点線で示すものが得ら
れ、ピークホールド回路１７ではＶC3なるピーク
電圧を検出する。この場合も前者と同様にピーク
ホールド電圧がＶC1で自動利得制御回路が平衡す
る様に設定してあるとすると電圧ＶC3はＶC1より
小さいので可変利得増幅回路の利得が増加し、出
力がロ―d′の実線で示す信号レベルになつたとこ
ろで加算出力電圧はロ―e′の実線で示す様にな
り、ピークホールド電圧もＶC1となつて自動利得
制御装置は平衡し一定レベルの複合映像信号が出
力端子に得られる。さらに第３図の構成の具体的
な実施例を第５図に示す。図において可変利得増
幅回路１１、クランプ回路１３、同期信号分離回
路１５は一般に使用されており、誤差増幅回路１
８は差動形増幅回路であるので説明を省略する。
点線で囲んだ１６が単安定発振回路であつて同期
信号分離回路１５の出力パルスを容量C1、抵抗
R1で微分し、ダイオードD1を通して細いパルス
としてスイツチトランジスタQ1をスイツチング
し、トランジスタQ2，Q3から構成される単安定
発振回路をトリガする様にしている。この単安定
発振回路の発振パルス幅は抵抗R3と容量C2によ
り決められ、正の一定幅のパルスをエミツタホロ
アトランジスタQ4を通して点線で囲んだＦの回
路に供給する。Ｆの回路は加算するための基準パ
ルスの発生とクランプ回路１３の複合映像信号を
加算する機能を有している。即ち、前記トランジ
スタQ4の正電圧パルスをトランジスタQ6，Q7か
らなる差動増幅回路のQ6のベースに加え抵抗
R8，R9で定まる電圧を基準にしてスイツチング
動作を行なわせるとトランジスタQ7のコレクタ
には抵抗R10×電流I0の振幅を有し、単安定発振
回路の発振パルス幅と等しい正極性の基準パルス
が得られる。一方、抵抗R10には同期信号の先端
がクランプされた複合映像信号がトランジスタ
Q5のエミツタホロワを経由して供給され、同期
信号の先端の電圧を最低の基準として複合映像信
号に応じた電圧が供給される。以上から解るよう
にトランジスタQ7のコレクタには基準パルスと
複合映像信号の加算された電圧はトランジスタ
Q8のエミツタホロワで電流増幅を行ない、ピー
ク値電圧を容量C3に急速に保持するものであ
る。なお抵抗R13はC3のチヤージを徐々に放電さ
せるための抵抗で点線で囲んだ１７がピークホー
ルド回路である。以上の説明の中で同期信号分離
回路１５に供給する複合映像信号は入力端子１０
から得ているが可変利得増幅回路１１の出力から
得ても全く同様の動作を行なうことはいうまでも
ない。
今までの説明から解る様に同期信号分離出力の
前縁を用いて一定幅の基準パルスをつくるもので
あるから同期信号の分離が困難なために第４図ロ
―a′の様な誤つた信号に対しても誤動作すること
がない高性能で安定な自動利得制御を行なうこと
ができ、大なる効果が得られるものである。
前縁を用いて一定幅の基準パルスをつくるもので
あるから同期信号の分離が困難なために第４図ロ
―a′の様な誤つた信号に対しても誤動作すること
がない高性能で安定な自動利得制御を行なうこと
ができ、大なる効果が得られるものである。
第１図は自動利得制御装置の従来例を示すブロ
ツク図、第２図は同装置の動作説明のための動作
波形図、第３図は本発明による自動利得制御装置
の１実施例を示すブロツク図、第４図は同装置の
動作を説明するための各部動作波形図、第５図は
本発明による具体的な実施回路例である。 １１……可変利得増幅回路、１３……クランプ
回路、１４……加算回路、１５……同期分離回
路、１６……単安定発振回路、１７……ピークホ
ールド回路、１８……誤差増幅回路、１９……基
準パルス発生回路。
ツク図、第２図は同装置の動作説明のための動作
波形図、第３図は本発明による自動利得制御装置
の１実施例を示すブロツク図、第４図は同装置の
動作を説明するための各部動作波形図、第５図は
本発明による具体的な実施回路例である。 １１……可変利得増幅回路、１３……クランプ
回路、１４……加算回路、１５……同期分離回
路、１６……単安定発振回路、１７……ピークホ
ールド回路、１８……誤差増幅回路、１９……基
準パルス発生回路。
Claims (1)
- １ 複合映像信号より同期信号をとり出す同期信
号分離回路と、前記同期信号分離回路の出力の前
縁でトリガされ、少なくとも同期信号パルス期間
より長くかつ同期信号パルス期間とバツクポーチ
期間を加算した期間より短い一定パルス幅および
一定振幅のパルスを発生する基準パルス発生回路
と、前記複合映像信号を増巾する可変利得増幅回
路と、前記可変利得増幅回路からの複合映像信号
出力の同期信号先端部をある一定の電位に固定す
るクランプ回路と、前記基準パルスと前記クラン
プされた複合映像信号の同期信号の極性が相互に
逆極性になるようにして両信号を加える加算回路
とを有し、前記加算回路の加算出力のピーク値を
検出し、検出したピーク値電圧に応じて前記可変
利得増幅回路を制御することを特徴とする自動利
得制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16177579A JPS5684075A (en) | 1979-12-12 | 1979-12-12 | Automatic gain controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16177579A JPS5684075A (en) | 1979-12-12 | 1979-12-12 | Automatic gain controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5684075A JPS5684075A (en) | 1981-07-09 |
| JPS6259952B2 true JPS6259952B2 (ja) | 1987-12-14 |
Family
ID=15741662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16177579A Granted JPS5684075A (en) | 1979-12-12 | 1979-12-12 | Automatic gain controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5684075A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58116369U (ja) * | 1982-02-03 | 1983-08-09 | ソニー株式会社 | Ａｇｃ制御信号の検出パルス成形回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5826892B2 (ja) * | 1977-06-21 | 1983-06-06 | 高砂香料工業株式会社 | ヒドロキシシトロネラ−ルの製法 |
-
1979
- 1979-12-12 JP JP16177579A patent/JPS5684075A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5684075A (en) | 1981-07-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6014553B2 (ja) | テレビジヨン同期信号分離回路 | |
| CA1126861A (en) | Sync separator with a lock-ahead clamp | |
| US4056826A (en) | Subcarrier regeneration circuit for color television receivers | |
| US3592961A (en) | Fine phase error-compensating system and method | |
| US3280342A (en) | Limiting amplifier | |
| KR930003565B1 (ko) | 동기신호 분리장치 | |
| KR800001740Y1 (ko) | 자동이득 제어장치(自動利得制御裝置) | |
| JPS58186270A (ja) | 同期分離回路 | |
| JPH0419880Y2 (ja) | ||
| JP2513495Y2 (ja) | 映像信号用クランプ回路 | |
| JPS6214780Y2 (ja) | ||
| JPS637081A (ja) | 映像信号処理装置 | |
| JP2671510B2 (ja) | 直流再生器 | |
| KR890005717Y1 (ko) | 위성 수신 장치의 삼각파 제거회로 | |
| JP3547970B2 (ja) | 同期分離回路 | |
| JPS599961B2 (ja) | ドロツプアウト補償回路 | |
| JP2595755B2 (ja) | バーストゲートパルス切換装置 | |
| JP2778034B2 (ja) | ダブルバランスミキサー回路 | |
| JP2577817B2 (ja) | Ｓｅｃａｍアイデント検出装置 | |
| JPS5919474Y2 (ja) | Ａｆｃ回路等の位相比較回路 | |
| JPH05226949A (ja) | 増幅回路 | |
| JP2778105B2 (ja) | クランプ回路 | |
| JPS6219106B2 (ja) | ||
| JPS583102A (ja) | 再生信号の時間軸補正装置 | |
| JPH0327678A (ja) | クランプ回路 |