JPS6261374A - シリコンダイアフラムの形成方法 - Google Patents
シリコンダイアフラムの形成方法Info
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- JPS6261374A JPS6261374A JP20236885A JP20236885A JPS6261374A JP S6261374 A JPS6261374 A JP S6261374A JP 20236885 A JP20236885 A JP 20236885A JP 20236885 A JP20236885 A JP 20236885A JP S6261374 A JPS6261374 A JP S6261374A
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- JP
- Japan
- Prior art keywords
- diaphragm
- type
- layer
- silicon
- substrate
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- Pending
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-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
- B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
- B81C1/00222—Integrating an electronic processing unit with a micromechanical structure
- B81C1/00246—Monolithic integration, i.e. micromechanical structure and electronic processing unit are integrated on the same substrate
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C2203/00—Forming microstructural systems
- B81C2203/07—Integrating an electronic processing unit with a micromechanical structure
- B81C2203/0707—Monolithic integration, i.e. the electronic processing unit is formed on or in the same substrate as the micromechanical structure
- B81C2203/0735—Post-CMOS, i.e. forming the micromechanical structure after the CMOS circuit
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Pressure Sensors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシリコンダイアフラムの形成方法に関し、特に
電気化学法を用いるシリコンダイアフラムの形成方法に
関する。
電気化学法を用いるシリコンダイアフラムの形成方法に
関する。
従来、シリコンダイアフラムの形成にはエツチング時間
制御法、高濃度ボロン層によるエツチング停止法、電気
化学エツチング法などが用いられていた。例えば電気化
学エツチング法ではＰＮ接合基板のＮ型層に正極性電圧
を印加し、Ｐ型層のみをエツチングにより除去すること
により行われる（アイ・イー・イー・イー トランプク
シ、ンズオン エレクトロン デパイシズ（ＩＥＥＥ
ＴＲＡＮＳ−ＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ
ＤＥＶＩＣＥＳ、ＶＯＬ、ＥＤ−３０，７ｆＬ７ 。
制御法、高濃度ボロン層によるエツチング停止法、電気
化学エツチング法などが用いられていた。例えば電気化
学エツチング法ではＰＮ接合基板のＮ型層に正極性電圧
を印加し、Ｐ型層のみをエツチングにより除去すること
により行われる（アイ・イー・イー・イー トランプク
シ、ンズオン エレクトロン デパイシズ（ＩＥＥＥ
ＴＲＡＮＳ−ＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ
ＤＥＶＩＣＥＳ、ＶＯＬ、ＥＤ−３０，７ｆＬ７ 。
ＪＵＬＹ １９８３））。
第２図に電気化学エツチング法に用いられた圧力センサ
用のＰＮ接合ウェー・−の構造断面を示す。
用のＰＮ接合ウェー・−の構造断面を示す。
図において、Ｐ型基板１は面方位（１００）で比抵抗３
Ω・副、厚さ１７５μｍである。Ｎ型層２は比抵抗２３
Ω・α、厚さ２８．３μｍである。ピエゾ抵抗３はＰ型
でイオン注入や拡散技術により形成され、このピエゾ抵
抗３の直下のＰ型基板１の部分をエツチングにより薄膜
化することによシ行われる。
Ω・副、厚さ１７５μｍである。Ｎ型層２は比抵抗２３
Ω・α、厚さ２８．３μｍである。ピエゾ抵抗３はＰ型
でイオン注入や拡散技術により形成され、このピエゾ抵
抗３の直下のＰ型基板１の部分をエツチングにより薄膜
化することによシ行われる。
第３図にこの方法に使用するエツチング装置の模式図を
示す。図において、石英ビー力４に工。
示す。図において、石英ビー力４に工。
チング液５を満しζヒータ６で液５を加熱する。
エツチング液５はエチレンジアミンにピロカテコールと
水を加えたものである。シリコンウニ・・−のＮ型層７
０表面に金属膜８を蒸着し、この金属膜８を電極として
電源９の正電圧を接続する。この状態でシリコンウェノ
・−のＰ型基板１０をエッチングしてダイアフラムを形
成するものである。他方の電極に用いる白金を極１１は
電流計１２を介して接地されている。なお、エツチング
液の液温は１１５℃で印加筒、圧は０，６ｖである。Ｐ
型基板１０がエツチングされ、Ｎ型層７に達するとエツ
チングが自動的に停止して均一な膜厚を有するダイアフ
ラムが形成される。
水を加えたものである。シリコンウニ・・−のＮ型層７
０表面に金属膜８を蒸着し、この金属膜８を電極として
電源９の正電圧を接続する。この状態でシリコンウェノ
・−のＰ型基板１０をエッチングしてダイアフラムを形
成するものである。他方の電極に用いる白金を極１１は
電流計１２を介して接地されている。なお、エツチング
液の液温は１１５℃で印加筒、圧は０，６ｖである。Ｐ
型基板１０がエツチングされ、Ｎ型層７に達するとエツ
チングが自動的に停止して均一な膜厚を有するダイアフ
ラムが形成される。
ところで、ダイアフラム型シリコン圧力センサの感度は
ダイアフラム部分の膜厚の２乗に反比例する。従って感
度ばらつきの小さい圧力センサを製造するためには膜厚
を正確に制御しなくてはならない。電気化学エツチング
法によれは膜厚はエピタキシャル層の厚さのばらつき内
に制御できる。
ダイアフラム部分の膜厚の２乗に反比例する。従って感
度ばらつきの小さい圧力センサを製造するためには膜厚
を正確に制御しなくてはならない。電気化学エツチング
法によれは膜厚はエピタキシャル層の厚さのばらつき内
に制御できる。
しかしながらエピタキシャル層の厚さはゾロセス工程中
の熱処理により不純物が移動して変化するという問題が
ある。例えばピエゾ抵抗はゾロン等のイオンを注入し、
熱拡散により形成するが、この熱処理中に不純物が再分
布する。不純物の分布は不純物濃度と温度とにより決ま
り、例えば温度が１１４０℃の時シリコン中でメロンの
拡散係数は２Ｘ１０’Ｃμ杼〕でリンの拡散係数も２Ｘ
１０’〔ルＶｎ〕と同程度であるので、高濃度領域側か
ら低濃度領域側に不純物が移動する。第２図に示した例
の場合ではＰ型基板１の方がＮ型層２より高濃度である
のでゾロンがＮ型層２側に移動し、実質のエピタキシャ
ル層は薄くなる。従ってダイアフラムを電気化学法によ
りエツチングしたと趣、膜厚が設計値より薄くなる。ま
た、ピエゾ抵抗形成時以外にも熱工程が続けられる場合
がある。例えば集積化圧力センサでは信号処理回路がダ
イアフラム周辺部に形成され、ｎチャネルＭＯ８集積回
路を集積化する場合はＮ型エピタキシャル層に深いＰ形
つェルを形成する必要があるが、この時１２００℃程度
の高温が加えられるので不純物の移動によりエピタキシ
ャル層は薄くなる。
の熱処理により不純物が移動して変化するという問題が
ある。例えばピエゾ抵抗はゾロン等のイオンを注入し、
熱拡散により形成するが、この熱処理中に不純物が再分
布する。不純物の分布は不純物濃度と温度とにより決ま
り、例えば温度が１１４０℃の時シリコン中でメロンの
拡散係数は２Ｘ１０’Ｃμ杼〕でリンの拡散係数も２Ｘ
１０’〔ルＶｎ〕と同程度であるので、高濃度領域側か
ら低濃度領域側に不純物が移動する。第２図に示した例
の場合ではＰ型基板１の方がＮ型層２より高濃度である
のでゾロンがＮ型層２側に移動し、実質のエピタキシャ
ル層は薄くなる。従ってダイアフラムを電気化学法によ
りエツチングしたと趣、膜厚が設計値より薄くなる。ま
た、ピエゾ抵抗形成時以外にも熱工程が続けられる場合
がある。例えば集積化圧力センサでは信号処理回路がダ
イアフラム周辺部に形成され、ｎチャネルＭＯ８集積回
路を集積化する場合はＮ型エピタキシャル層に深いＰ形
つェルを形成する必要があるが、この時１２００℃程度
の高温が加えられるので不純物の移動によりエピタキシ
ャル層は薄くなる。
本発明の目的はこの問題点を解決ｌ〜たエピタキシャル
基板を用いてシリコンダイアフラムを形成する方法を提
供することにある。
基板を用いてシリコンダイアフラムを形成する方法を提
供することにある。
本発明は、電気化学法によってダイアフラムを形成する
工程において、ＰＮ接合シリコン基板の各層の不純物濃
度を同一としたシリコンダイアフラムの形成方法でおる
。
工程において、ＰＮ接合シリコン基板の各層の不純物濃
度を同一としたシリコンダイアフラムの形成方法でおる
。
Ｐ型シリコン基板のゾロン濃度とＮ型エピタキシャル層
のリン濃度とを同一とすることにより、約１１４０℃の
温度で熱処理しても互いの不純物拡散が打消し合い実質
的エピタキシャル層の厚さが変ワラないシリコンダイア
フラムが得られる。
のリン濃度とを同一とすることにより、約１１４０℃の
温度で熱処理しても互いの不純物拡散が打消し合い実質
的エピタキシャル層の厚さが変ワラないシリコンダイア
フラムが得られる。
以下に第１図に示す実施例によりシリコンダイアフラム
の形成方法を示す。第１図は集積化圧力センサの構造断
面図である。本発明に用いるＰＮＮ接合ウニ・−のＰ型
基板１は面方位（ｉｏｏ）で不純物濃度が例えばＩ Ｘ
１０ ’ ”ｃｍ−’とする。Ｎ型層２はエピタキシ
ャル層で不純物濃度をＰ型基板と同じく１×１０ｃＷＩ
とする。ピエゾ抵抗３はゾロンのイオン注入や熱拡
散により形成される。該圧力センサの周辺厚肉部にはＰ
型ウェル１３が形成され、ｎチャネルＭＯ８ＩＣや・ｔ
イボーラＩＣを集積化して信号処理に用いられるもので
ある。このＰＮＮ接合ウニノーは電気化学エツチング法
にて従来同様に処理してＰ型基板１をエツチングすると
、エツチングがＮ型層２に達したときに自動的にエツチ
ングが停止してダイアプラムが形成される。
の形成方法を示す。第１図は集積化圧力センサの構造断
面図である。本発明に用いるＰＮＮ接合ウニ・−のＰ型
基板１は面方位（ｉｏｏ）で不純物濃度が例えばＩ Ｘ
１０ ’ ”ｃｍ−’とする。Ｎ型層２はエピタキシ
ャル層で不純物濃度をＰ型基板と同じく１×１０ｃＷＩ
とする。ピエゾ抵抗３はゾロンのイオン注入や熱拡
散により形成される。該圧力センサの周辺厚肉部にはＰ
型ウェル１３が形成され、ｎチャネルＭＯ８ＩＣや・ｔ
イボーラＩＣを集積化して信号処理に用いられるもので
ある。このＰＮＮ接合ウニノーは電気化学エツチング法
にて従来同様に処理してＰ型基板１をエツチングすると
、エツチングがＮ型層２に達したときに自動的にエツチ
ングが停止してダイアプラムが形成される。
この様に本発明では電気化学法によりシリコンをエツチ
ングしてダイアフラムを形成すると熱工程を加えても各
層の不純物濃度が同一のため、不純物の移動が互いに打
消し合い、実効的なエピタキシャル層の厚さが変わらな
い。本発明は実施例に示した不純物濃度の場合に限定さ
れるものでになく他の不純物濃度でも得られることは１
゛うまでもない。
ングしてダイアフラムを形成すると熱工程を加えても各
層の不純物濃度が同一のため、不純物の移動が互いに打
消し合い、実効的なエピタキシャル層の厚さが変わらな
い。本発明は実施例に示した不純物濃度の場合に限定さ
れるものでになく他の不純物濃度でも得られることは１
゛うまでもない。
したがって、本発明によれば、電気化学エツチング法を
用いて設計値どうりの均一な膜厚全有するシリコンダイ
アフラムを得ることができる効果を有するものである。
用いて設計値どうりの均一な膜厚全有するシリコンダイ
アフラムを得ることができる効果を有するものである。
第１図は本発明の実施例を示すシリコン基板の構造断面
、第２図は従来のダイアプラム型圧力センサの構造断面
図、第３図はダイアフラムを形成する為のエツチング装
置でおる。 １・・・Ｐ型基板、２・・・Ｎ型層、３・・・ピエゾ抵
抗、４・・・石英ビー力、５・・・エツチング液、６・
−・ヒータ、７・・・Ｎ型層、８・・・金属膜、９・・
・電源、１０・・Ｐ型基板、ＩＪ・・・白金電極、１２
・・・電流計、Ｊ３・・・Ｐ型ウェル。
、第２図は従来のダイアプラム型圧力センサの構造断面
図、第３図はダイアフラムを形成する為のエツチング装
置でおる。 １・・・Ｐ型基板、２・・・Ｎ型層、３・・・ピエゾ抵
抗、４・・・石英ビー力、５・・・エツチング液、６・
−・ヒータ、７・・・Ｎ型層、８・・・金属膜、９・・
・電源、１０・・Ｐ型基板、ＩＪ・・・白金電極、１２
・・・電流計、Ｊ３・・・Ｐ型ウェル。
Claims (1)
- （１）電気化学エッチング法を用いてシリコンダイアフ
ラムを形成する工程において、ＰＮ接合シリコン基板の
各層の不純物濃度を同一としたことを特徴とするシリコ
ンダイアフラムの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20236885A JPS6261374A (ja) | 1985-09-11 | 1985-09-11 | シリコンダイアフラムの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20236885A JPS6261374A (ja) | 1985-09-11 | 1985-09-11 | シリコンダイアフラムの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6261374A true JPS6261374A (ja) | 1987-03-18 |
Family
ID=16456342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20236885A Pending JPS6261374A (ja) | 1985-09-11 | 1985-09-11 | シリコンダイアフラムの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6261374A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01222489A (ja) * | 1988-03-01 | 1989-09-05 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5225377A (en) * | 1991-05-03 | 1993-07-06 | Honeywell Inc. | Method for micromachining semiconductor material |
| EP0588371A3 (en) * | 1992-09-18 | 1995-05-10 | Nippon Denso Co | Dynamic semiconductor sensor with a thin thickness structure and process for its manufacture. |
| JPH0897439A (ja) * | 1994-09-14 | 1996-04-12 | Delco Electron Corp | ワン・チップ集積センサ |
| US5949118A (en) * | 1994-03-14 | 1999-09-07 | Nippondenso Co., Ltd. | Etching method for silicon substrates and semiconductor sensor |
| JP2001068686A (ja) * | 1999-07-13 | 2001-03-16 | Robert Bosch Gmbh | ダイアフラムを製造する方法 |
| US6284670B1 (en) | 1997-07-23 | 2001-09-04 | Denso Corporation | Method of etching silicon wafer and silicon wafer |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5878470A (ja) * | 1981-11-04 | 1983-05-12 | Mitsubishi Electric Corp | 半導体圧力検出装置 |
-
1985
- 1985-09-11 JP JP20236885A patent/JPS6261374A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5878470A (ja) * | 1981-11-04 | 1983-05-12 | Mitsubishi Electric Corp | 半導体圧力検出装置 |
Cited By (10)
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| US5949118A (en) * | 1994-03-14 | 1999-09-07 | Nippondenso Co., Ltd. | Etching method for silicon substrates and semiconductor sensor |
| US6194236B1 (en) | 1994-03-14 | 2001-02-27 | Denso Corporation | Electrochemical etching method for silicon substrate having PN junction |
| JPH0897439A (ja) * | 1994-09-14 | 1996-04-12 | Delco Electron Corp | ワン・チップ集積センサ |
| US5719069A (en) * | 1994-09-14 | 1998-02-17 | Delco Electronics Corporation | One-chip integrated sensor process |
| US6284670B1 (en) | 1997-07-23 | 2001-09-04 | Denso Corporation | Method of etching silicon wafer and silicon wafer |
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