JPH0897439A - ワン・チップ集積センサ - Google Patents

ワン・チップ集積センサ

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JPH0897439A
JPH0897439A JP7233853A JP23385395A JPH0897439A JP H0897439 A JPH0897439 A JP H0897439A JP 7233853 A JP7233853 A JP 7233853A JP 23385395 A JP23385395 A JP 23385395A JP H0897439 A JPH0897439 A JP H0897439A
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JP
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forming
layer
region
substrate
epitaxial silicon
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JP7233853A
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Douglas Ray Sparks
スパークス，ダグラス・レイ
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Delco Electronics LLC
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Delco Electronics LLC
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Publication date
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Abstract

(57)【要約】 【課題】 最小数の処理工程で済むように同じ基板（１
８）上にミクロ機械要素（５４）と集積回路デバイス
（１２）とを同時に形成する方法を提供する。 【解決手段】 シリコン基板（１８）に形成されたキャ
ビティ（２２）上に担持されるブリッジ、片持ちビー
ム、懸架質量（６０）、隔膜または容量性要素の如き小
型のミクロ機械要素を用いる加速度計（１１０）および
圧力センサ（５４）の如き検出デバイスを形成すること
ができる。ミクロ機械要素（５４、６０）の変位を検出
するために用いられるピエゾ抵抗（１４）が、集積回路
デバイス（１２）の諸要素と同時に形成されて、その結
果最小数の処理工程で済むようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、シリコン・ウエー
ハの表面または表面下方に集積回路デバイスを形成する
ため使用されるバルク・ミクロ機械加工プロセスに関す
る。特に、本発明は、バイポーラ、ＣＭＯＳあるいはＢ
ｉＣＭＯＳデバイスを組込むことができるシリコン・ウ
エーハの表面上の集積されたセンサ素子をミクロ機械加
工するための改善方法であって、ミクロ機械要素が形成
されるプロセスがバイポーラ、ＣＭＯＳあるいはＢｉＣ
ＭＯＳプロセスへ完全に組込むことができる改善方法に
関する。
【０００２】
【従来の技術】シリコン・ウエーハをバルク・ミクロ機
械加工する技術は、半導体技術においては周知である。
一般に、このプロセスは、半導体デバイスがウエーハ基
板の表面上に先に被着された層を選択的にエッチングす
ることにより形成されるエッチング法とは対照的に、ウ
エーハの表面におけるバルク・シリコンをエッチングす
ることによりシリコン・ウエーハ中に半導体デバイスを
形成することを含む。バルク・ミクロ機械加工法は、検
出素子の形成が可能であるシリコン基板の表面にミクロ
機械加工された形状を形成するために使用することがで
きる。
【０００３】バルク・ミクロ機械検出要素は、一般に、
バルク・ミクロ機械要素に生じるそりが比較的少ないこ
とにより検出素子の精度を増す点において、被着層をエ
ッチングすることにより形成される検出素子に勝ってい
る。バルク・ミクロ機械加工法により製造されたセンサ
もまた、積重ねウエーハ・センサに対して一般的である
残留応力および応力集中要因を一般に回避し得る点にお
いて、公知の積重ねウエーハ技術により製造されるもの
よりしばしば選好される。
【０００４】バルク・ミクロ機械加工法の一例は、最小
数の処理工程で済む方法を教示するＥＰ−Ａ第６２４，
９００号に開示されている。この方法は、シリコン基板
に形成されたキャビティ上に担持されるブリッジ、片持
ちビーム、懸架質量、隔膜あるいは容量性要素の如き小
さなミクロ機械要素を含む検出デバイスの形成のために
特に適している。この方法は、単一のシリコン・ウエー
ハ上における広範囲の検出デバイスの形成を可能にする
と共に、デバイスからの信号を処理するため用いられる
集積回路と隣接してかつこの集積回路と同じ基板上に形
成することを可能にする。その結果、ＥＰ−Ａ第６２
４，９００号により教示されたプロセスは、検出デバイ
スをその処理回路と上方集積することを可能にする。
【０００５】
【発明が解決しようとする課題】しかし、ＥＰ−Ａ第６
２４，９００号の教示は、ミクロ機械加工された検出素
子を単一チップ上に集積回路と同時に製造することがで
きる方法を提供するものではない。ミクロ機械要素の形
成の前または後に集積回路を形成するために要求される
付加的な工程は一般に従来通りであるが、所与のデバイ
スを形成するのに必要な処理工程数を最小限に抑えるこ
とは、半導体産業における継続的な目的である。本発明
は、改善された集積センサを提供することを目的とす
る。
【０００６】
【課題を解決するための手段】本発明の一特徴によれ
ば、特許請求の範囲項１に記載される如きワン・チップ
集積性を形成する方法が提供される。ミクロ機械要素と
その対応する集積回路とを形成するため必要な処理工程
数を著しく減らすために、同じシリコン・ウエーハ上に
集積回路デバイスを同時に形成するバルク・ミクロ機械
加工プロセスを用いてシリコン・ウエーハに小さな集積
されたミクロ機械要素を形成するための改善された方法
を提供することが可能である。
【０００７】望ましい方法は、半導体検出デバイスの構
成要素として使用するのに適するシリコン・ウエーハ内
部に小さなミクロ機械要素を形成することができる。こ
の方法は、集積回路デバイスを同じシリコン・ウエーハ
上に同時に形成することを可能にすると同時に、ミクロ
機械要素を形成する処理工程が最小数で済む広範囲の物
理的形態を持つ様々な種類の検出デバイスを形成するこ
とができる。
【０００８】この望ましい実施例は、同じ基板上にミク
ロ機械要素と集積回路デバイスとを同時に形成するため
の方法を提供し、そのためミクロ機械要素と回路デバイ
スの製造は最小数の処理工程で済む。特に、この方法
は、シリコン基板に形成されるキャビティ内またはその
上方に担持されるブリッジ、片持ちビーム、懸架質量、
隔膜あるいは容量性素子の如き小さなミクロ機械要素を
用いる加速度計および圧力センサの如き検出デバイスを
形成するためのものである。
【０００９】当該実施例においては、ミクロ機械要素の
偏倚を検出するため用いられるピエゾ抵抗が、集積回路
デバイスの素子と同時に形成されて、その結果ワン・チ
ップ集積検出デバイスを形成するのに最小数の処理工程
で済む。
【００１０】一般に、バイポーラ・プロセスに応用され
る如く、前記の望ましい方法は、適当な基板の第１の面
上にＮタイプのエピタキシャル・シリコン層を形成し、
次いでこのエピタキシャル・シリコン層上に第１のフィ
ールド酸化層を、また基板の反対側に第２のフィールド
酸化層を同時に成長させることを含む。ピエゾ抵抗性検
出素子がこの方法で形成されることが望ましいので、基
板は［１００］ｐタイプのウエーハから形成されること
が望ましい。形成される回路デバイスがＮＰＮバイポー
ラ・トランジスタであるならば、エピタキシャル・シリ
コン層は回路デバイスに対するコレクタを形成する。形
成される回路デバイスが横方向ＰＮＰバイポーラ・トラ
ンジスタであるならば、シリコン層は回路デバイスに対
するベースを形成するように働く。
【００１１】次に、集積回路デバイスの別の要素とミク
ロ機械加工された検出要素に対する１つ以上のピエゾ抵
抗とを形成するように、２つ以上のＰ＋領域がエピタキ
シャル・シリコン層中に形成されることが望ましい。形
成されるこの回路デバイスがＮＰＮトランジスタである
ならば、Ｐ＋領域の１つが回路デバイスのベースを形成
する。形成される回路デバイスが横方向ＰＮＰトランジ
スタであるならば、２つのＰ＋領域が回路デバイスに対
するエミッタとコレクタを形成するように働く。次に、
集積回路デバイスの更に別の素子、即ち、回路デバイス
がＮＰＮトランジスタであるならばＰ＋領域の１つによ
り形成されるベース内部のエミッタ、あるいは、回路デ
バイスが横方向ＰＮＰトランジスタであるならばエピタ
キシャル・シリコン層内のベース接点を形成するよう
に、Ｎ＋領域がエピタキシャル・シリコン層内に形成さ
れる。
【００１２】次に、第１のフィールド酸化層上のミクロ
機械要素および集積回路デバイスに対しては、接点およ
び導体を従来の方法で形成することができる。キャビテ
ィ上方またはキャビティ内にミクロ機械要素を形成する
ために、第２のフィールド酸化層を貫通しておよび基板
の反対面にキャビティを次に画定することができる。
【００１３】バイポーラ・プロセスの場合は、２つのデ
バイスを電気的に分離する目的のため、別の望ましい工
程が、Ｐ＋領域の形成に先立ちエピタキシャル・シリコ
ン層中とミクロ機械要素と集積回路デバイスとの間とに
分離拡散を形成することを含む。基板がウエーハに対し
て結合されることが望ましく、これが基板の表面におけ
るキャビティを望ましくは覆い、絶対圧力センサがミク
ロ機械要素により形成されるならば、キャビティを密封
する。
【００１４】上記のことから、望ましい方法によれば、
センサのピエゾ抵抗と集積回路デバイスのベースが同時
に形成される手法によって、ミクロ機械加工プロセスを
集積回路プロセスと完全に一体化できることが判る。こ
の望ましい方法は、バイポーラ・プロセスと同時にミク
ロ機械検出素子を形成するのに特に適しており、その結
果最小数の処理工程で済む完全に一体化された製造プロ
セスをもたらす。この処理工程を修正することで、この
方法をＣＭＯＳおよびＢｉＣＭＯＳプロセスにも同様に
容易に適応させる。
【００１５】別の利点として、エピタキシャル・シリコ
ン層の厚さをミクロ機械要素の厚さに対応して影響を及
ぼすように変更することができる。ミクロ機械要素の厚
さは、更に、基板の表面に１つ以上の埋込み層を形成す
ることによって適合することができる。例えば、Ｎ＋埋
込み層を使用することは、望ましくはＰ−ドープ・シリ
コンを犯すエッチャントを用いるとキャビティの形成を
局部的に制限することになり、その結果ミクロ機械要素
の厚さは包囲する領域におけるよりもＮ＋埋込み層で大
きくなる。対照的に、ミクロ機械加工された検出構造体
の厚さがＰ＋埋込み層が形成された場所で対応的にへる
ように、Ｐ＋埋込み層がエッチングされることが望まし
い。その結果、キャビティの大きさと形状とは、前記埋
込み層の大きさと場所を適当に規定することによって、
正確に規定することができる。結果として、ミクロ機械
要素の形態もまた正確に予め定めることができ、正確な
検出デバイスの製造を可能にする。
【００１６】キャビティは、第２のフィールド酸化層内
へ電気化学的にエッチングされる。エピタキシャル・シ
リコン層中のＰ＋領域は、エピタキシャル・シリコン層
中にホウ素をイオン注入することにより形成することが
できる。パッシベーション層は、接点と導体上に形成す
ることができる。
【００１７】
【発明の実施の形態】本発明の一実施例について、添付
図面に関して単に例示として以下に記述する。同じ基板
上の集積回路デバイスの製造と同時にミクロ機械要素を
シリコン・ウエーハの表面上に正確にバルク・ミクロ機
械加工できる方法が提供され、その結果ワン・チップ集
積センサを形成するのに最小数の処理工程で済む。形成
することができるセンサは、それぞれ図１と図９に示さ
れた如きピエゾ抵抗圧力センサおよび容量性加速度計、
ならびにピエゾ抵抗加速度計と含むが、記述するバルク
・ミクロ機械加工プロセスは一般に、ブリッジ、隔膜、
懸架質量、片持ちビームまたは容量性検出素子の如き略
々如何なるミクロ機械要素のシリコン・ウエーハの表面
あるいはその表面下方における形成に応用可能である。
明瞭にするため、以降の記述は、主として図１に示され
る圧力センサ１０の処理に関するものであるが、図９の
加速度計１１０に関する説明は、圧力センサ１０の処理
工程とは異なる処理工程に限定することにする。
【００１８】更に、この望ましい実施例は、一般に、単
一基板上のセンサとその制御回路および温度補償回路の
同時の処理を包含する。以降の説明は、バイポーラ・プ
ロセスと一体化されるバルク・ミクロ機械加工プロセス
に集中することにする。しかし、以降の論議から、当業
者は、説明される方法をＣＭＯＳとＢｉＣＭＯＳの両プ
ロセスとの種々のタイプのセンサの一体化に拡張するこ
とができる。
【００１９】図１において、圧力センサ１０は、エピタ
キシャル・シリコン層１６に形成された複数のピエゾ抵
抗１４を用いるピエゾ抵抗圧力センサである。ピエゾ抵
抗１４は、センサのミクロ機械要素５４に対する検出素
子として働く。図示の如く、ミクロ機械要素５４は、エ
ピタキシャル・シリコン層１６と任意のパッシベーショ
ン層と任意の交互配置誘電層２８とからなる圧力検出隔
膜である。これも図示されるように、ピエゾ抵抗１４
は、公知の方法によりエピタキシャル・シリコン層１６
中に形成された拡散ピエゾ抵抗である。
【００２０】圧力センサ１０は、ここではＮＰＮバイポ
ーラ・トランジスタ１２を含むように示されるその制御
回路および補償回路と同じ基板１８上に形成される。当
技術において周知のように、Ｐ＋分離拡散３６を圧力セ
ンサ１０とトランジスタ１２の接合分離のためエピタキ
シャル・シリコン層１６中に形成することができるが、
深いＮ＋拡散４２はトランジスタ１２のコレクタ抵抗を
下げるためエピタキシャル・シリコン層１６に形成する
ことができる。基板１８は、この基板１８に形成された
キャビティ２２が圧力センサ１０の検出隔膜の下方にチ
ャンバを形成するように、ガラスまたはシリコン・ウエ
ーハ２０に結合される。図１に示されるように、シリコ
ン・ウエーハ２０がキャビティ２２を密封して、圧力セ
ンサ１０が絶対圧力センサとなるようにする。あるいは
また、キャビティ２２を通気するためシリコン・ウエー
ハ２０を介して穴を設けることができ、圧力センサ１０
がこのセンサ１０の前部と後部間の圧力差を計測するこ
とができる差圧センサとなるようにする。
【００２１】エピタキシャル・シリコン層１６は、ＮＰ
Ｎバイポーラ・トランジスタ１２に対するコレクタとし
て働くが、Ｐ＋領域はトランジスタのベース３０を形成
し、ベース３０内のＮ＋領域はトランジスタのエミッタ
３２を形成する。ベース３０を形成するＰ＋マスクおよ
びエッチング・プロセスは、２つのマスク、即ちエッチ
ング工程とドーピング工程が１つになるようにピエゾ抵
抗１４を同時に形成するために使用される。更に、エミ
ッタ３２を形成するＮ＋領域もまた、以降の電気化学的
エッチング工程のためのオーミック接触を提供する。
【００２２】当該実施例は、センサおよび回路の処理ス
テップを組合わせることにより同じチップ上にセンサ１
０とトランジスタ１２の両方の有効処理を提供する結
果、集積センサの製造のためには僅かに７マスキング・
レベルで済む。電気化学的エッチング（ＥＣＥ）は、一
体化プロセスでエッチングされたデバイスを生じるため
用いられることが望ましい。望ましい回路は、レーザ・
トリミングあるいはウエーハ検証ヒューズ溶断の必要も
なく、トリミングのためのパッケージ・レベルで電気的
にプログラム可能である。
【００２３】図１の圧力センサ１０とＮＰＮバイポーラ
・トランジスタ１２を形成するための望ましい方法が、
図２のａ乃至ｅに示される。プロセスの流れは、前後の
両面で研磨された［１００］ｐタイプのウエーハで始ま
る。本文では、ウエーハの前面とは、センサ１０とトラ
ンジスタ１２とが形成されるべき基板１８の面を指し、
ウエーハの後面とは、キャビティ２２が形成されるべき
基板１８の反対面を指す。
【００２４】ウエーハは、バルク・ミクロ機械加工プロ
セスに要求される時間を短縮するため従来より薄いが取
扱いを許すに充分な厚さであり、ウエーハの側面諸元
は、複数の個々のチップに後でダイスイングが可能なよ
うに一般に充分な大きさである。一例として、１２５ミ
リメートル径のウエーハに対する適当な厚さは、約０．
３８乃至約０．５０ミリメートル（約０．０１５乃至約
０．０２０インチ）である。当業者には周知のように、
ピエゾ抵抗１４の形成のためには［１００］基板１８が
用いられる。基板１８は、これも当技術において周知の
ように適当なアクセプタ濃度を持つようにホウ素イオン
あるいは他の三価の元素の如き適当なドーパントで浅く
ドープされる。
【００２５】基板１８は、基板１８の複数のチップへの
切分けを助けるようにレーザでスクライブ（線引き）さ
れる。その後、基板１８は従来通り初期酸化を行う。図
２のａに示されるように、Ｎ＋領域３４ａが次に基板１
８の表面に形成されて、最後に図２のｂに示されるＮ＋
埋込み層３４となる。Ｎ＋埋込み層３４は、トランジス
タ１２のコレクタ抵抗を下げる目的には望ましい。Ｎ＋
埋込み層３４ａは、基板１８上にヒ素、リン、アンチモ
ニあるいは他の五価の元素のイオンを被着させるスピン
・オン手法の後で基板１８に対してドーピング・イオン
を拡散させる高温駆動などの如き当業者には周知の種々
の適当な手法を用いて形成することができる。当業者に
は明らかなように、基板１８にＮ＋埋込み層３４を含め
ることは、典型的にはエピタキシャル・シリコン層の下
方にＮ＋埋込み層を含めるバイポーラ・プロセスとＢｉ
ＣＭＯＳプロセスの両プロセスと対比し得る。
【００２６】図７は、先に述べたＮ＋埋込み層３４と１
対の埋込み層６２とを含むトランジスタ１２における埋
込み層の使用を更に示している。Ｎ＋埋込み層３４の場
合と同様に、Ｐ＋埋込み層６２もまた、エピタキシャル
・シリコン層１６の成長に先立ち基板１８の表面に形成
される。図示の如く、Ｐ＋埋込み層６２はそれぞれ、よ
り厚いエピタキシャル・シリコン層１６に対する接合分
離を提供する目的のため、分離拡散３６の下方に配置さ
れる。図８に関して以下に述べるように、Ｎ＋埋込み層
とＰ＋埋込み層もまた、センサのミクロ機械要素の諸元
特徴を特定化する目的のために形成することができる。
【００２７】図３に示されるように、Ｎ＋あるいはＰ＋
の領域のいずれが基板１８に形成されるかにより、セン
サ１０とトランジスタ１２の製造は、基板１８の前部に
おけるエピタキシャル・シリコン層１６の被着で継続す
る。これを実施する際、エピタキシャル・シリコン層１
６が図２に示されるＮ＋領域３４ａを埋込みし、これに
よりＮ＋埋込み層３４を確立する。前に述べたように、
エピタキシャル層がＮＰＮバイポーラ・トランジスタ１
２に対するコレクタを形成し、このため、軽度にｎタイ
プにドープされる。エピタキシャル・シリコン層１６
は、望ましくは厚さが約５乃至約１８マイクロメート
ル、更に望ましくは約１１．５乃至約１３．５マイクロ
メートル程度の厚さを用途の特定要件に特定化されて、
約１．０乃至約１．８Ω−センチメートルの比抵抗を生
じるが、従来の方法で形成することができる。
【００２８】次に図４において、フィールド酸化層２４
がエピタキシャル・シリコン層１６上に従来の方法で成
長即ち被着される。このフィールド酸化層２４は、厚さ
が約５００ｎｍ（５０００Å）乃至約１μｍ（１０，０
００Å）の範囲内にすることができ、これはＰ＋分離拡
散３６が形成される以降のエッチング・プロセスにおい
てエピタキシャル・シリコン層１６に対する保護層を提
供するのに充分である。フィールド酸化層２４は、フォ
トレジスト・マスクを用いて従来通りパターン化するこ
とができ、次いでＰ＋分離拡散３６の所要の定置と対応
するエピタキシャル・シリコン層１６の各表面領域から
フィールド酸化層２４を選択的に取除くためエッチング
することができる。
【００２９】Ｐ＋分離拡散３６は、公知のデポジション
拡散法などにより当業者には公知の種々の適当な手法を
用いて形成することができる。例えば、ホウ素は、窒化
ホウ素固体ソース・ドーピングまたはイオン注入を用い
て被着することができる。その後、高温駆動を用いてホ
ウ素ドーパントを基板１８へ拡散させ、これにより分離
拡散３６を形成する。深いＮ＋拡散４２もまた、適当な
ｎタイプ・ドーパントを用いる類似の手法を用いてこの
時形成することができる。
【００３０】Ｐ＋分離拡散３６と深いＮ＋拡散４２とを
同時に形成するため必要な高温駆動が、基板１８の裏面
に厚いフィールド酸化層３８を成長させることが望まし
い。このフィールド酸化層３８は、約１．５μｍ（１
５，０００Å）程度の厚さを持つことが望ましく、後で
キャビティ２２のエッチング中エッチング・マスクの部
分として働くことになる。このフィールド酸化層３８
は、トランジスタ１２に対するベース３０およびエミッ
タ３２、ならびにセンサ１０とトランジスタ１２に対す
る接点の形成のため用いられるものの如き湿式酸化エッ
チング工程中に保護を必要とする。
【００３１】ピエゾ抵抗１４およびベース３０に対する
マスクとエッチングが次に行われる。分離拡散３６の形
成と同様に、ピエゾ抵抗１４およびベース３０を拡散プ
ロセスまたは注入を用いてドープすることができる。最
適な方法は、ピエゾ抵抗１４とベース３０の所要の配置
と対応するエピタキシャル・シリコン層１６の各表面領
域からフィールド酸化層２４を選択的に除去するためフ
ォトレジスト・マスクを使用し、その後に約５０ｎｍ
（５００Å）乃至約１００ｎｍ（１０００Å）の厚さを
持つ酸化層（図示せず）を形成するため従来の事前注入
酸化工程が続くことである。その後、ホウ素が１２０Ｋ
ｅＶにおいて約１×１０１４原子／ｃｍ2の線量でイオ
ン注入される。この準位で、注入ホウ素がピエゾ抵抗１
４とベース３０の双方に適する約２００乃至４００オー
ム／スクエアの抵抗を生じる。
【００３２】次に、約８５０乃至約１０００℃の拡散を
用いてホウ素ドーパントを基板１８へ拡散し、これによ
り図５に示されるようにピエゾ抵抗１４とベース３０を
形成する。重要なことは、上記の手法がピエゾ抵抗１４
とベース３０に対するエッチング工程とドーピング工程
である２つのマスクをエッチングとドーピング工程の１
つのマスクに組合わせて、圧力センサ１０の製造をトラ
ンジスタ１２のバイポーラ・プロセスと一体化する。
【００３３】この時点で、従来の処理法を用いて回路抵
抗（図示せず）を基板１８の表面に形成することができ
る。形成された回路抵抗は、約２０００乃至約１０００
オーム／スクエア程度の高い抵抗を呈する。この回路抵
抗は、ピエゾ抵抗１４のような［１１０］方向に指向さ
れず、その性能に対する機械的応力の影響を最小化する
ため水平から約４５度に指向されることが望ましい。
【００３４】ピエゾ抵抗１４およびベース３０の形成に
続いて、ウエーハが約８５０乃至約１０００℃の如き適
当な温度でアニールされる。次いで、エミッタ３２に対
するマスクとエッチングが行われる。ピエゾ抵抗１４お
よびベース３０の形成と同様に、フィールド酸化層２４
をエミッタ３２の所要の配置と対応するエピタキシャル
・シリコン層１６の各面域から選択的に除去するためフ
ォトレジスト・マスクを用い、その後にイオン注入、固
体拡散ソースあるいは気相ＰＯＣ１３拡散によりリンま
たはヒ素でドーピングが行われて、エミッタ３２を形成
することができ、リンが望ましいドーピングである。
【００３５】次に、高温駆動を用いて、ドーパントを基
板１８へ拡散させ、これにより図５に示されるようにエ
ミッタ３２を形成する。エミッタ３２の拡散中エピタキ
シャル・シリコン層１６に同時に成長させられる薄いフ
ィールド酸化層を、コンデンサ（図示せず）を形成する
ため用いることができる。
【００３６】次に図６において、圧力センサ１０とトラ
ンジスタ１２に対する接点を従来のマスクおよびエッチ
ング法を用いて形成することができる。厚いフィールド
酸化層２４は、膜の応力作用を避けるためミクロ機械要
素５４を画定する領域におけるエピタキシャル・シリコ
ン層１６の表面からエッチングされることが望ましい。
次に、アルミニウム金属箔が被着され、マスクされ、エ
ッチングされて圧力センサ１０とトランジスタ１２に対
する連結部４０を形成する。次に、パッシベーション層
が被着されて、下側の金属膜および回路を保護する。あ
るいはまた、図６に示されるように、この金属膜は、交
互配置誘電層２８の被着を後で実施することができる。
次いで、バイアが誘電層２８を介してエッチングされ、
その後、基板１８上の回路の高密度化を可能にするため
第２の回路層を形成するようを第２の金属膜２６を被着
させることができる。このプロセスは、更なる回路層が
必要であるならば反復することができる。交互配置誘電
層２８は酸化物あるいは窒化物であることが望ましく、
この場合、一般に合ポリイミドは、基板１８に対してウ
エーハ２０を後で結合するため必要な温度に耐えること
ができない。プラズマ窒化物が望ましい最終的な酸化物
即ちパッシベーション層４８を、必要に応じてセンサ１
０とトランジスタ１２のこのレベルにおけるテストを可
能にするため、第２の金属膜４６に対して金属パッド５
０を開口するように従来の方法でこの金属膜４６上に形
成してマスクしてエッチングすることができることが望
ましい。この時点で、交互配置誘電層２８とパッシベー
ション層４８を、低圧力センサあるいは低ｇ加速度計の
製造目的のためミクロ機械要素５４を形成すべき領域上
方から除去することができる。
【００３７】次に、約１μｍ（１０，０００Å）乃至約
１．５μｍ（１５，０００Å）程度の厚いプラズマ窒化
物膜５２が、基板１８の裏面のフィールド酸化層３８上
に被着される。このプラズマ窒化物膜５２およびフィー
ルド酸化層３８は、図６に示されるように、望ましくは
エッチングされる層の厚さのため乾式エッチングでエッ
チングされる。次に、キャビティ２２を形成することに
より図１に示されたセンサ１０に対するミクロ機械圧力
検出膜５４を区分するため、基板１８の後部を電気機械
的にエッチングすることができる。
【００３８】望ましい電気機械的エッチング・プロセス
は、ＮａＯＨ、テトラメチルアルコールハイドロキサイ
ド（ＴＭＡＨ）およびヒドラジンの如き他の電気機械的
エッチング溶液も使用できるが、約８８℃の２０％のＫ
ＯＨ水溶液を用いて、当技術において周知の如き終点検
出システムを使用する。望ましい電気機械的エッチング
・プロセスは、基板１８のｐタイプ・シリコンをエッチ
ングして、ｎタイプのエピタキシャル層１６で止めるよ
うに働くことが望ましい。エミッタ３２は、エッチング
・プロセス中にエピタキシャル・シリコン層１６に対す
るオーミック接触を形成するため用いられる。
【００３９】最後に、ガラスまたはシリコン・ウエーハ
２０を基板１８の後部に結合して、キャビティ２２を密
閉して検出膜５４に対する基準真空室を形成し、パッケ
ージ応力の分離を助ける。図示の如く、ウエーハ２０
は、先に述べたようにキャビティ２２をウエーハ２０を
介して通気させてセンサ１０が差圧センサとして働くこ
とを可能にするが、キャビティ２２を密閉してセンサ１
０が絶対圧力センサとして働くことを可能にする。
【００４０】その後、センサ１０およびトランジスタ１
２の製造組込みを完了するため、一般に周知のプロセス
を用いることができる。個々のチップは、基板１８が形
成されるウエーハから切出すことができる。パッケージ
におけるダイス取付けは、ＲＴＶまたはシリコーン基材
糊の如き軟質の接着剤を用いることが望ましい。この接
着剤は、パッケージ応力が検出膜５４と相互に作用する
ことを防止するため、低いヤング弾性率を持つことが望
ましい。次に、個々のチップをパッケージに繋ぐためワ
イヤボンディングを実施する。検出膜５４に対する応力
を減じるためハンダ付けは避けるのが望ましい。最後
に、チップをテストして、適当な方法を用いてプログラ
ムする。論理回路およびプログラム可能なリンクの使用
により、レーザまたは研磨トリミングを用いることな
く、かつウエーハのテスト中の従来のヒューズ溶断操作
によらずに、パッケージ・レベルでテストおよびプログ
ラミングの実施を可能にする。
【００４１】上記の処理で、図１の圧力センサ１０に対
する処理を完了する。当業者は認めるように、図１に示
されたＮＰＮトランジスタ１２と共に、あるいはこのト
ランジスタの代わりに、横方向ＰＮＰトランジスタ（図
示せず）を製造することができる。更に、集積回路デバ
イスが横方向ＰＮＰバイポーラ・トランジスタであるな
らば、エピタキシャル・シリコン層１６がトランジスタ
に対するベースを形成するように働き、２つのＰ＋領域
がエピタキシャル・シリコン層１６に形成されてエミッ
タとコレクタを画定し、次にＮ＋領域がエピタキシャル
・シリコン層１６に形成されてベース接点を形成する。
【００４２】圧力センサの代わりに加速度計を形成する
ことも、先に述べたものと略々同じであるがキャビティ
２２の形成プロセスが懸架ビームまたは質量の仕切りを
含む点で異なるプロセスに従う。ピエゾ抵抗加速度計
（図示せず）の場合は、キャビティ２２がエピタキシャ
ル・シリコン層１６を介してエッチングされたプラズマ
・シリコンで更に仕切られて、キャビティ２２内部に懸
架された大きな変位可能な試験質量で終る片持ちビーム
を形成する。ピエゾ抵抗１４は、試験質量に対する加速
度作用力によって生じるビームの変位を検出するよう
に、前記ビームに形成される。試験質量を検出し、その
減衰特性を改善し、ｇ−ストップとして働いて過度の変
位を防止するため、余分なウエーハを基板１８の前方に
結合することができる。ワイヤをセンサ１０に結合させ
るように、前部ウエーハに穴をエッチングすることが望
ましい。
【００４３】図９に示される容量性加速度計の場合は、
プラズマ・シリコン・エッチングを再び用いて、キャビ
ティ２２内部に懸架された大きな変位可能な試験質量６
０で終る片持ちビームを仕切る。金属板パターン５８ａ
が、従来の方法で試験質量６０の上面に形成される。次
に金属板パターン５８ａが設けられた別のウエーハ５６
が、図９に示されるように金属板パターン５８ａおよび
５８ｂと容量的に係合するように基板１８の前方に結合
されて、容量性の検出素子を形成する。頂部ウエーハ５
６を基板１８に結合するため金属同士の結合を用いるこ
とができる。
【００４４】処理方法の更なる修正が図７および８に示
される。先に述べたように、図７は、ＮＰＮバイポーラ
・トランジスタ１２の性能がエピタキシャル・シリコン
層１６の下方に埋込みされた層を用いることにより改善
される方法を示す。トランジスタ１２のコレクタ抵抗を
下げる目的のためにはＮ＋埋込み層３４が望ましいが、
Ｐ＋埋込み層６２は基板１８上の隣接デバイスからのト
ランジスタ１２の電気的な分離を強化するように働く。
【００４５】図８は、センサが図１のセンサ１０の如き
圧力センサであるか、あるいは図９の容量性加速度計１
１０の如き加速度計であるかの如何に拘わらず、センサ
のミクロ機械要素の隔膜即ちビームの厚さを選択的に変
化させるためにＮ＋埋込み層３４とＰ＋埋込み層６２を
使用することを示している。ミクロ機械要素５４の厚さ
は、図８に示されるように、ミクロ機械的エッチングが
望ましくはＰ＋埋込み層６２のｐタイプ・シリコンを除
去しＮ＋埋込み層３４のｎタイプ・シリコンを残す故
に、Ｎ＋埋込み層３４とＰ＋埋込み層６２とを用いて選
択的に変更することができる。結果として、Ｎ＋埋込み
層３４の存在がミクロ機械要素５４を貫通する比較的厚
い断面を生じる結果となり、ミクロ機械要素５４が圧力
センサ隔膜として働くならばこの素子５４が高圧の検出
に更に適し、あるいは素子５４が加速度計ビームとして
働くならば高い加速度の検出に適するようになる。
【００４６】対照的に、Ｐ＋埋込み層６２はｐタイプの
基板１８からエッチング除去されて更に薄いミクロ機械
要素５４を生じる結果となり、このミクロ機械要素５４
は、素子５４が圧力センサ隔膜として働くならば比較的
低い圧力の検出に更に適するようになり、あるいは素子
５４が加速度計ビームとして働くならば比較的低い加速
度の検出に更に適するようになる。図８には示されない
が、図１のＮ＋拡散４２もまた、ミクロ機械要素５４の
厚さを変化させるために用いることもできる。
【００４７】最後に、上記の処理方法は、バイポーラ・
プロセスとのミクロ機械加工プロセスの一体化を目的と
するが、この方法はＣＭＯＳおよびＢｉＣＭＯＳプロセ
スに対しても同様に拡張することができる。先に詳細に
述べたバイポーラ・プロセスと、先に述べたミクロ機械
加工プロセスと一体化されたＣＭＯＳおよびＢｉＣＭＯ
Ｓプロセスとの間の相違と類似性を以下に述べる。
【００４８】ＣＭＯＳプロセスの場合は、処理は、ＣＭ
ＯＳプロセスには不要である拡散分離レベルまで実質的
に変らない。その代わり、ｐウエルが、厚いフィールド
酸化層の形成と、ｐウエルの形成のためｐタイプ・ドー
パントを拡散させる高温駆動の使用とを含む従来のマス
ク法および拡散法によってｎタイプ・エピタキシャル・
シリコン層１６に形成される。更にまた、Ｐ＋ベース３
０が形成されるレベルでは、ＣＭＯＳデバイスのための
ゲート酸化物が成長させられ、その後にＣＭＯＳデバイ
スの各電界効果トランジスタに対するゲートを形成する
ポリシリコン被着とマスクと、次にｎタイプおよびｎタ
イプのドーパントを用いる各電界効果トランジスタに対
するソースとドレーンの形成が続く。しかし、バイポー
ラ・プロセスと同様に、ｐタイプ・ドーパントを同時に
用いて、センサのミクロ機械要素に対するピエゾ抵抗を
形成する。その後に、センサおよびＣＭＯＳデバイスの
形成を完了するため実質的に同じ処理工程を行うことが
できる。明らかに、ポリシリコン層を応力分離された回
路抵抗を形成するために用いることができる。
【００４９】ＣＭＯＳプロセスと同様に、先に述べたミ
クロ機械加工プロセスとのＢｉＣＭＯＳプロセスの一体
化は、ｐウエルおよび分離拡散の双方が同時に形成され
るＰ＋分離拡散レベルまでのバイポーラ・プロセスにつ
いては実質的に同じである。ウエルの駆動およびゲート
酸化工程の後に、バイポーラ・デバイスのためのベース
とセンサのためのピエゾ抵抗とが、バイポーラ・プロセ
スの先の記述に従って形成される。ポリシリコンの被着
に続いて、Ｎ＋ソースとドレーンがｎ−ＭＯＳデバイス
のため形成され、エミッタがバイポーラ・デバイスのた
め形成された後に、ｐ−ＭＯＳデバイスのためのＰ＋ソ
ースおよびドレーンの形成が続く。その後、センサおよ
びＢｉＣＭＯＳデバイスの形成を完了するため実質的に
同じ処理工程を実施することができる。
【００５０】以上のことから、先に述べた方法が、バイ
ポーラ・プロセスならびにＣＭＯＳおよびＢｉＣＭＯＳ
プロセスと完全に一体化することができるバルク・ミク
ロ機械加工プロセスを教示するとが判る。特に、先に述
べた方法は、バイポーラ・プロセスと同時にミクロ機械
検出素子を形成するのに特に適合しており、結果として
最小数の処理工程で済む完全に一体化された製造プロセ
スをもたらすが、処理工程の修正が当該方法をＣＭＯＳ
およびＢｉＣＭＯＳプロセスにも容易に適合させる。付
加的な利点は、基板の表面に１つ以上の埋込み層を形成
することによりミクロ機械要素の厚さを選択的に変更で
きることを含み、その結果ミクロ機械要素のサイズおよ
び形状を正確に画定することができるようになり、正確
な検出デバイスの製造を可能にする。
【００５１】また、先に述べた方法が、先に述べた圧力
検出デバイスおよび加速度計デバイス以外のミクロ機械
要素を製造する前述の集積回路プロセスと関連して用い
ることが可能であることに注意すべきである。本願が優
先権を主張する米国特許出願第０８／３０５，５５０号
および本願の要約書における開示は、参考のため本文に
援用される。
【図面の簡単な説明】
【図１】ワン・チップピエゾ抵抗圧力検出デバイスの一
実施例を示す図である。
【図２】図１の圧力検出デバイスを形成するため、ミク
ロ機械要素が同じ基板上のバイポーラ集積回路と同時に
形成されるバルク・ミクロ機械加工プロセスの一実施例
を示す図である。
【図３】図１の圧力検出デバイスを形成するため、バル
ク・ミクロ機械加工プロセスの一実施例を示す図であ
る。
【図４】図１の圧力検出デバイスを形成するため、バル
ク・ミクロ機械加工プロセスの一実施例を示す図であ
る。
【図５】図１の圧力検出デバイスを形成するため、バル
ク・ミクロ機械加工プロセスの一実施例を示す図であ
る。
【図６】図１の圧力検出デバイスを形成するため、バル
ク・ミクロ機械加工プロセスの一実施例を示す図であ
る。
【図７】バイポーラ集積回路における埋込み層の望まし
い使用を示す図である。
【図８】ミクロ機械要素における埋込み層の望ましい使
用を示す図である。
【図９】ワン・チップ容量性加速度計の一実施例を示す
図である。
【符号の説明】
１０ 圧力センサ １２ ＮＰＮバイポーラ・トランジスタ １４ ピエゾ抵抗 １６ エピタキシャル・シリコン層 １８ 基板 ２０ シリコン・ウエーハ ２２ キャビティ ２４ フィールド酸化層 ２６ 第２の金属膜 ２８ 交互配置誘電層 ３０ ベース ３６ 分離拡散 ３４ Ｎ＋埋込み層 ３６ Ｐ＋分離拡散 ３８ フィールド酸化層 ４０ 連結部 ４２ 深いＮ＋拡散 ４６ 第２の金属膜 ４８ パッシベーション層 ５２ プラズマ窒化物膜 ５４ ミクロ機械要素 ５６ ウエーハ ５８ 金属板パターン ６０ 大きな変位可能な試験質量 ６２ Ｐ＋埋込み層 １１０ 容量性加速度計

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 単一の基板上の集積回路デバイスと同時
    に形成されるミクロ機械加工された検出構造を含むワン
    ・チップ集積センサを形成する方法において、 前記基板（１８）の第１の面上にｎ−タイプのエピタキ
    シャル・シリコン層（１６）を形成するステップと、 前記エピタキシャル・シリコン層上に第１のフィールド
    酸化層（２４）を、前記第１の面と反対側の基板の第２
    の面上に第２のフィールド酸化層（３８）を成長させる
    ステップと、 前記集積回路デバイスの少なくとも１つの素子（３０）
    と、前記ミクロ機械加工検出構造に対するピエゾ抵抗
    （１４）とを同時に形成するように、前記エピタキシャ
    ル・シリコン層にＰ＋領域を形成するステップと、 前記集積回路デバイスの第２の素子（３２）を形成する
    ように、前記エピタキシャル・シリコン層にＮ＋領域を
    形成するステップと、 前記第１のフィールド酸化層上のミクロ機械加工検出構
    造と集積回路デバイスに対する接点と導体（４０）を形
    成するステップと、 前記キャビティ（２２）がミクロ機械加工検出構造を仕
    切るように、前記第２のフィールド酸化層（３８）を介
    して前記基板の前記第２の面にキャビティ（２２）を形
    成するステップとを含む方法。
  2. 【請求項２】 前記Ｎ＋領域が、前記エピタキシャル・
    シリコン層（１６）に対するオーミック接触を形成する
    請求項１記載の方法。
  3. 【請求項３】 前記エピタキシャル・シリコン層（１
    ６）と、前記ミクロ機械加工検出構造（５４）および集
    積回路デバイス（１２）の間とに、分離拡散（３６）を
    形成するステップを含む請求項１または２に記載の方
    法。
  4. 【請求項４】 前記基板（１８）が［１００］ｐ−タイ
    プ・ウエーハである請求項１乃至３のいずれかに記載の
    方法。
  5. 【請求項５】 前記集積回路デバイス（１８）がＮＰＮ
    トランジスタであり、前記エピタキシャル・シリコン層
    （１６）が前記ＮＰＮトランジスタに対するコレクタを
    形成し、前記エピタキシャル・シリコン層におけるＰ＋
    領域の１つがＮＰＮトランジスタに対するベース（３
    ０）を形成し、前記Ｎ＋領域が、ＮＰＮトランジスタに
    対するエミッタ（３２）を形成するように前記ベースに
    形成される請求項１乃至４のいずれかに記載の方法。
  6. 【請求項６】 前記集積回路デバイスが横方向ＰＮＰト
    ランジスタであり、前記エピタキシャル・シリコン層
    （１６）が横方向ＰＮＰトランジスタに対するベースを
    形成し、前記エピタキシャル・シリコン層における第１
    のＰ＋領域が横方向ＰＮＰトランジスタに対するエミッ
    タを形成し、該エピタキシャル・シリコン層における第
    ２のＰ＋領域が横方向ＰＮＰトランジスタに対するコレ
    クタを形成し、前記Ｎ＋領域が、横方向ＰＮＰトランジ
    スタに対するベース接点を形成するように前記Ｐ＋領域
    の外側に形成される請求項１乃至４のいずれか１つに記
    載の方法。
  7. 【請求項７】 前記エピタキシャル・シリコン層におけ
    る第１のＰ＋領域がソースを形成し、該エピタキシャル
    ・シリコン層における第２のＰ＋領域が第１の電界効果
    トランジスタ（１２）に対するドレーンを形成し、前記
    Ｎ＋領域がＰ＋領域の第３の領域内に形成され、前記第
    ３のＰ＋領域が、前記Ｎ＋領域が第２の電界効果トラン
    ジスタに対するソースを形成するようにｐ−ウエルであ
    り、前記第２の電界効果トランジスタに対するドレーン
    を機能するようにｐ−ウエル内に第２のＮ＋領域を形成
    するステップと、前記第１および第２の電界効果トラン
    ジスタの各々に対するゲートを形成するようにポリシリ
    コン層を形成するステップとを更に含む請求項１乃至４
    のいずれかに記載の方法。
  8. 【請求項８】 ポリシリコン層から回路抵抗を形成する
    ステップを含む請求項７記載の方法。
  9. 【請求項９】 前記ミクロ機械加工検出構造の厚さを生
    じるように、前記エピタキシャル・シリコン層を形成す
    るステップを含む請求項１乃至８のいずれかに記載の方
    法。
  10. 【請求項１０】 前記基板の表面に埋込み層（３４、６
    ２）を形成するステップを含む請求項１乃至９のいずれ
    かに記載の方法。
  11. 【請求項１１】 前記埋込み層（３４）がＮ＋埋込み層
    であり、前記キャビティ（２２）を形成するステップが
    前記Ｎ＋埋込み層の存在により制限を受けて、前記ミク
    ロ機械加工検出構造の厚さが増加されるようにする請求
    項１０記載の方法。
  12. 【請求項１２】 前記埋込み層がＰ＋埋込み層（６２）
    であり、前記キャビティを形成するステップがＰ＋埋込
    み層を除去させる結果となり、前記ミクロ機械加工検出
    構造の厚さが減少されるようにする請求項１０記載の方
    法。
  13. 【請求項１３】 前記キャビティ（２２）を密閉するよ
    うに前記基板の第２の面に対してウエーハ（２０）を結
    合するステップを含む請求項１乃至１２のいずれかに記
    載の方法。
  14. 【請求項１４】 前記ミクロ機械加工検出構造が絶対圧
    力センサ（１０）の隔膜を形成するように、前記ウエー
    ハ（２０）がキャビティ（２２）を封止する請求項１３
    記載の方法。
  15. 【請求項１５】 絶対ミクロ機械加工検出構造が加速度
    計（１１０）の試験質量（６０）を形成する請求項１乃
    至１４のいずれかに記載の方法。
  16. 【請求項１６】 前記加速度計がピエゾ抵抗加速度計で
    ある請求項１５記載の方法。
  17. 【請求項１７】 試験質量（６０）上に第１の金属板パ
    ターン（５８ａ）を形成するステップと、 前記基板（１８）の前記第１の面と対応するワン・チッ
    プ集積センサの表面上に、表面に形成された第２の金属
    板パターン（５８ａ）を含む第２のウエーハ（５６）を
    結合するステップとを含み、前記第１および第２の金属
    パターンが容量性加速度計を形成する請求項１５または
    １６に記載の方法。
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