JPS6261967B2 - - Google Patents
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- JPS6261967B2 JPS6261967B2 JP57023526A JP2352682A JPS6261967B2 JP S6261967 B2 JPS6261967 B2 JP S6261967B2 JP 57023526 A JP57023526 A JP 57023526A JP 2352682 A JP2352682 A JP 2352682A JP S6261967 B2 JPS6261967 B2 JP S6261967B2
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- JP
- Japan
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- potential
- voltage
- resistive film
- timing
- circuit
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
- G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
- G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
- G06F3/045—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means using resistive elements, e.g. a single continuous surface or two parallel surfaces put in contact
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- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明は抵抗膜を用い、ｘ、ｙ方向に電圧を前
記抵抗膜に時分割的に印加しておき任意の加圧点
の座標を前記抵抗膜の抵抗分割により出力される
電位として検出する座標入力方法の改良に関する
ものである。
記抵抗膜に時分割的に印加しておき任意の加圧点
の座標を前記抵抗膜の抵抗分割により出力される
電位として検出する座標入力方法の改良に関する
ものである。
（背景技術）
従来の座標入力装置のブロツク図を第１図に示
す。
す。
第１図において１は抵抗膜、２〜５はダイオー
ド群、６，７はスイツチでスイツチ６とスイツチ
７は連動する。又８は直流電源、１３はタブレツ
ト部全体の総称、１４はアナログ・デイジタルコ
ンバータ（以下ADCという。）、１５はペンの如
く構成されている。又、第１図のタブレツト１３
の構成を第２図に示す。
ド群、６，７はスイツチでスイツチ６とスイツチ
７は連動する。又８は直流電源、１３はタブレツ
ト部全体の総称、１４はアナログ・デイジタルコ
ンバータ（以下ADCという。）、１５はペンの如
く構成されている。又、第１図のタブレツト１３
の構成を第２図に示す。
第２図において９は絶縁基板、１０は感圧ゴ
ム、１１は導体膜、１２は絶縁膜の如く構成され
ている。
ム、１１は導体膜、１２は絶縁膜の如く構成され
ている。
以下第１図と第２図を参照しつつ従来の座標入
力装置について説明する。従来の座標入力装置は
図に示される如く絶縁基板上に形成された抵抗膜
の左右上下端に端子を設け、各端子には第１図に
示す如くダイオード群２〜５の各ダイオードを１
対１に接続し、ダイオード群２のアノードは共通
接続されスイツチ６のノーマルクローズ接点（以
下NC接点という）に接続され、ダイオード群３
のカソード側は共通接続されスイツチ７のNC接
点に接続される。スイツチ６、スイツチ７のコモ
ン接点（以下COM接点という）はそれぞれ、直
流電源の正電圧側とOV側に接続されているため
第１図は抵抗膜１のｙ方向に電圧がかかつている
状態を示す。次のタイミングではスイツチ６及び
スイツチ７がノーマルオープン接点（以下NO接
点という）側に同時にきりかえられるため、抵抗
膜１のｘ方向に電圧がかかり更に次のタイミング
ではスイツチ６及びスイツチ７が図の実線の状態
に戻るためｙ方向に電圧がかかるという如くｘ、
ｙ方向に電圧は時分割的に印加されている。
力装置について説明する。従来の座標入力装置は
図に示される如く絶縁基板上に形成された抵抗膜
の左右上下端に端子を設け、各端子には第１図に
示す如くダイオード群２〜５の各ダイオードを１
対１に接続し、ダイオード群２のアノードは共通
接続されスイツチ６のノーマルクローズ接点（以
下NC接点という）に接続され、ダイオード群３
のカソード側は共通接続されスイツチ７のNC接
点に接続される。スイツチ６、スイツチ７のコモ
ン接点（以下COM接点という）はそれぞれ、直
流電源の正電圧側とOV側に接続されているため
第１図は抵抗膜１のｙ方向に電圧がかかつている
状態を示す。次のタイミングではスイツチ６及び
スイツチ７がノーマルオープン接点（以下NO接
点という）側に同時にきりかえられるため、抵抗
膜１のｘ方向に電圧がかかり更に次のタイミング
ではスイツチ６及びスイツチ７が図の実線の状態
に戻るためｙ方向に電圧がかかるという如くｘ、
ｙ方向に電圧は時分割的に印加されている。
ここでペン１５により絶縁膜１２上の一点を加
圧すると絶縁膜１２の下部の導体膜１１と加圧さ
れた上下方向に対してのみ導通する感圧ゴム１０
は抵抗膜１と前記加圧点で導通し抵抗膜１上の抵
抗分割された電位は抵抗膜１より感圧ゴム１０、
導体膜１１を通つてADC１４に導出されデイジ
タル値に変換されるが、抵抗膜１に対してｘ、ｙ
方向に電圧は時分割的に印加されているため加圧
点におけるｘ、ｙ両方向の抵抗分割された結果の
電位が得られ結果として加圧点の座標値が得られ
る。ここで１秒間当り150点のサンプルレートで
座標値を入力せんとする場合について更に詳細に
説明する。なお詳細な説明を行なうに当り更に具
体的な説明を加えると、入力盤面がA4版（実効
210×297mm）で座標値の分解能を0.1mmとすると
長手方向は2971点に分割しなければならず、その
ためにはADC１４は12ビツトのものが必要であ
る。いまフルレンジ入力がDC10Vのアナログ・
デイジタルコンバータを用いるとするとデイジタ
ル単位量に相当するアナログ電圧は１０／４０９５≒2.
44ｍ Ｖとなる。したがつて抵抗膜の長手方向には2.44
×2970＝7246.8ｍＶの電圧がかかることとなる。
圧すると絶縁膜１２の下部の導体膜１１と加圧さ
れた上下方向に対してのみ導通する感圧ゴム１０
は抵抗膜１と前記加圧点で導通し抵抗膜１上の抵
抗分割された電位は抵抗膜１より感圧ゴム１０、
導体膜１１を通つてADC１４に導出されデイジ
タル値に変換されるが、抵抗膜１に対してｘ、ｙ
方向に電圧は時分割的に印加されているため加圧
点におけるｘ、ｙ両方向の抵抗分割された結果の
電位が得られ結果として加圧点の座標値が得られ
る。ここで１秒間当り150点のサンプルレートで
座標値を入力せんとする場合について更に詳細に
説明する。なお詳細な説明を行なうに当り更に具
体的な説明を加えると、入力盤面がA4版（実効
210×297mm）で座標値の分解能を0.1mmとすると
長手方向は2971点に分割しなければならず、その
ためにはADC１４は12ビツトのものが必要であ
る。いまフルレンジ入力がDC10Vのアナログ・
デイジタルコンバータを用いるとするとデイジタ
ル単位量に相当するアナログ電圧は１０／４０９５≒2.
44ｍ Ｖとなる。したがつて抵抗膜の長手方向には2.44
×2970＝7246.8ｍＶの電圧がかかることとなる。
さて、いまペン１５で絶縁膜１２の上からある
点Ａを加圧中スイツチ６と７が第１図での点線の
状態（COM接点とNO接点が閉じた状態）となつ
たとするとダイオード群４からダイオード群５に
対して直流電源８の電圧がかけられる。この電圧
は先にも説明した通り7.2468Vに、所要電流にお
けるダイオード群４，５のダイオードの順方向電
圧降下の２倍を加算した電圧である。なお短手方
向に対しても同じ電圧を印加し、デイジタル量に
変換後比例的に演算で座標値を求めるものとして
説明を進める。いまｘ方向の座標成分として、加
圧点Ａのｘ成分の電位（これをＡx〔Ｖ〕とす
る）がADC１４の入力に出現する。いまサンプ
ルプレートは150サンプル／秒のため周期は6.6ｍ
secでありこの間にｘ、ｙ両方向の座標値が必要
なため3.3ｍsec以内にADC１４によりデイジタ
ル量に変換した上で、スイツチ６，７をきりかえ
ｙ方向の成分の電位（これをＡy〔Ｖ〕とする）
を検出し、ADC１４に導びきデイジタル量に変
換する。第１図は模式的に正方形に近く書かれて
いるが長手方向がｘ、短手方向がｙの方向とする
と加圧点Ａが抵抗膜１上の右下にある場合Ａx
〔Ｖ〕は大きな電圧値でありＡy〔Ｖ〕は小さな電
圧値となる。又抵抗膜は抵抗膜に流す電流を減づ
るため、大きな抵抗値で構成されるためADC１
４の入力部は高インピーダンス状態となつてい
る。その状態に対し、大電圧Ａxが出現しその3.3
ｍsec後に小電圧Ａyとなるため、大電圧Ａxによ
る電荷が抵抗膜１からADC１４に至る迄の間の
浮遊容量内に蓄積され小電圧ＡyをADC１４で変
換するタイミング迄に完全に放電することは困難
であつた。又第２図に示す如くタブレツト１３は
各種の基板、ゴム、膜等から構成されるためノイ
ズ電圧もよく発生しこれらノイズの影響を減づる
にはADC１４の入力部にサンプルホールド回路
を付加するか、又はノイズ電圧をなまらせる必要
があつた。これらノイズ電圧をなまらせるために
は当然のことながら浮遊容量と導体のもつインピ
ーダンスよりなる積分効果では全く効果がなく、
といつて前記ノイズ電圧に対して積分効果を生む
程の定数のコンデンサを例えばADC１４の前に
挿入したのでは浮遊容量でさえも困つている状態
のためより一層蓄積された電荷を放電できないこ
ととなり結果的にサンプルレートをかなり落さざ
るを得ないという本質的な欠点があつた。
点Ａを加圧中スイツチ６と７が第１図での点線の
状態（COM接点とNO接点が閉じた状態）となつ
たとするとダイオード群４からダイオード群５に
対して直流電源８の電圧がかけられる。この電圧
は先にも説明した通り7.2468Vに、所要電流にお
けるダイオード群４，５のダイオードの順方向電
圧降下の２倍を加算した電圧である。なお短手方
向に対しても同じ電圧を印加し、デイジタル量に
変換後比例的に演算で座標値を求めるものとして
説明を進める。いまｘ方向の座標成分として、加
圧点Ａのｘ成分の電位（これをＡx〔Ｖ〕とす
る）がADC１４の入力に出現する。いまサンプ
ルプレートは150サンプル／秒のため周期は6.6ｍ
secでありこの間にｘ、ｙ両方向の座標値が必要
なため3.3ｍsec以内にADC１４によりデイジタ
ル量に変換した上で、スイツチ６，７をきりかえ
ｙ方向の成分の電位（これをＡy〔Ｖ〕とする）
を検出し、ADC１４に導びきデイジタル量に変
換する。第１図は模式的に正方形に近く書かれて
いるが長手方向がｘ、短手方向がｙの方向とする
と加圧点Ａが抵抗膜１上の右下にある場合Ａx
〔Ｖ〕は大きな電圧値でありＡy〔Ｖ〕は小さな電
圧値となる。又抵抗膜は抵抗膜に流す電流を減づ
るため、大きな抵抗値で構成されるためADC１
４の入力部は高インピーダンス状態となつてい
る。その状態に対し、大電圧Ａxが出現しその3.3
ｍsec後に小電圧Ａyとなるため、大電圧Ａxによ
る電荷が抵抗膜１からADC１４に至る迄の間の
浮遊容量内に蓄積され小電圧ＡyをADC１４で変
換するタイミング迄に完全に放電することは困難
であつた。又第２図に示す如くタブレツト１３は
各種の基板、ゴム、膜等から構成されるためノイ
ズ電圧もよく発生しこれらノイズの影響を減づる
にはADC１４の入力部にサンプルホールド回路
を付加するか、又はノイズ電圧をなまらせる必要
があつた。これらノイズ電圧をなまらせるために
は当然のことながら浮遊容量と導体のもつインピ
ーダンスよりなる積分効果では全く効果がなく、
といつて前記ノイズ電圧に対して積分効果を生む
程の定数のコンデンサを例えばADC１４の前に
挿入したのでは浮遊容量でさえも困つている状態
のためより一層蓄積された電荷を放電できないこ
ととなり結果的にサンプルレートをかなり落さざ
るを得ないという本質的な欠点があつた。
又、第１図ではスイツチ６とスイツチ７により
抵抗膜１に印加する電圧をｘ方向とｙ方向に瞬間
的にきりかえているが瞬間的にトランジスタ等を
用いてきりかえたのでは、スイツチ６とスイツチ
７の動作タイミングのずれ等によりｘ方向、ｙ方
向だけでなく思わぬ方向に電流が流れ抵抗膜１上
の電位分布を混乱させ全体的にノイジイになるこ
とと合せて、ひいてはADC１４に誤つた電位を
出現せしめる恐れがある等の欠点もあり結果的に
所望のサンプルレートを保持することが困難であ
つた。
抵抗膜１に印加する電圧をｘ方向とｙ方向に瞬間
的にきりかえているが瞬間的にトランジスタ等を
用いてきりかえたのでは、スイツチ６とスイツチ
７の動作タイミングのずれ等によりｘ方向、ｙ方
向だけでなく思わぬ方向に電流が流れ抵抗膜１上
の電位分布を混乱させ全体的にノイジイになるこ
とと合せて、ひいてはADC１４に誤つた電位を
出現せしめる恐れがある等の欠点もあり結果的に
所望のサンプルレートを保持することが困難であ
つた。
以上述べた欠点は、従来より抵抗膜を用いた座
標入力装置が注目されつつも満足のいく実用化を
困難としてきた諸原因の中でも大きなものであつ
た。
標入力装置が注目されつつも満足のいく実用化を
困難としてきた諸原因の中でも大きなものであつ
た。
（発明の課題）
本発明の目的はこれらの欠点を除去するためタ
ブレツト１３の出力部に積分回路を挿入してノイ
ズを除去すると共に、積分回路に蓄積された電荷
を放電する放電回路を設けタブレツト１３のｘ方
向とｙ方向の座標値を検出するタイミングの間に
新たなる放電タイミングを設け、この放電タイミ
ングに前記放電回路を機能せしめるようにしたも
ので以下詳細に説明する。
ブレツト１３の出力部に積分回路を挿入してノイ
ズを除去すると共に、積分回路に蓄積された電荷
を放電する放電回路を設けタブレツト１３のｘ方
向とｙ方向の座標値を検出するタイミングの間に
新たなる放電タイミングを設け、この放電タイミ
ングに前記放電回路を機能せしめるようにしたも
ので以下詳細に説明する。
（発明の構成および作用）
第３図は本発明の一実施例を示すブロツク図で
あり、１６，１７は３接点を有するスイツチでス
イツチ１６，１７は同期して動作する。１８は積
分回路、１９は放電回路であり第３図に示す如く
スイツチ１６，１７はタブレツト１３内の抵抗膜
のｙ方向に電圧を印加した後真中の接点を通り、
この時点でタブレツト１３及び積分回路１８の電
荷を放電回路１９により放電し、その後抵抗膜の
ｘ方向に電圧を印加するように作動する。
あり、１６，１７は３接点を有するスイツチでス
イツチ１６，１７は同期して動作する。１８は積
分回路、１９は放電回路であり第３図に示す如く
スイツチ１６，１７はタブレツト１３内の抵抗膜
のｙ方向に電圧を印加した後真中の接点を通り、
この時点でタブレツト１３及び積分回路１８の電
荷を放電回路１９により放電し、その後抵抗膜の
ｘ方向に電圧を印加するように作動する。
以下作動状況に関して更に詳しく説明する。
スイツチ１６，１７は第１図におけるスイツチ
６，７と同様、回路をタイミング的にきりかえる
ことを模式的に表わしたものであり、実際にはト
ランジスタ等の素子により実現される。いまサン
プルレートを150サンプル／秒に選ぶ場合、周期
は6.6ｍsecでありこの間に電位のサンプル及びア
ナログ・デイジタル変換と放電を各２回づつ行な
う必要があるため電位のサンプル及びアナログ・
デイジタル変換に2.5ｍsecづつ割り当て、放電に
0.8ｍsecづつを割りあてる位が妥当である。積分
回路１８の時定数は前記変換のための時間、ここ
では2.5ｍsecから変換時間とデータアクイジジヨ
ンタイムを除き、更に若干の余裕を見た２ｍsec
位にしておく。このような定数を選ぶことにより
ADC１４が変換を開始する時はタブレツト１３
からの出力電位は落ちつき、小さな外乱ノイズが
入つたとしてもそれは積分回路１８によつて押え
られADC１４の変換には悪影響を及ぼさない。
このようにして例えばタブレツト１３のｙ方向の
変換を行なつた後、次の0.8ｍsecが放電のための
時間となる。スイツチ１６の真中の接点より放電
回路１９へ信号を送り放電を作動させる。放電回
路１９の時定数は放電時間が0.8ｍsecであるため
余裕をみて0.5ｍsec位に設定することが望まし
い。ただし積分回路１８へ蓄えられた電荷を放電
回路１９により短時間に放電するため、電流的な
配慮が必要なことはいうまでもない。
６，７と同様、回路をタイミング的にきりかえる
ことを模式的に表わしたものであり、実際にはト
ランジスタ等の素子により実現される。いまサン
プルレートを150サンプル／秒に選ぶ場合、周期
は6.6ｍsecでありこの間に電位のサンプル及びア
ナログ・デイジタル変換と放電を各２回づつ行な
う必要があるため電位のサンプル及びアナログ・
デイジタル変換に2.5ｍsecづつ割り当て、放電に
0.8ｍsecづつを割りあてる位が妥当である。積分
回路１８の時定数は前記変換のための時間、ここ
では2.5ｍsecから変換時間とデータアクイジジヨ
ンタイムを除き、更に若干の余裕を見た２ｍsec
位にしておく。このような定数を選ぶことにより
ADC１４が変換を開始する時はタブレツト１３
からの出力電位は落ちつき、小さな外乱ノイズが
入つたとしてもそれは積分回路１８によつて押え
られADC１４の変換には悪影響を及ぼさない。
このようにして例えばタブレツト１３のｙ方向の
変換を行なつた後、次の0.8ｍsecが放電のための
時間となる。スイツチ１６の真中の接点より放電
回路１９へ信号を送り放電を作動させる。放電回
路１９の時定数は放電時間が0.8ｍsecであるため
余裕をみて0.5ｍsec位に設定することが望まし
い。ただし積分回路１８へ蓄えられた電荷を放電
回路１９により短時間に放電するため、電流的な
配慮が必要なことはいうまでもない。
（発明の効果）
以上説明した様に前記実施例では許されたサン
プル周期を４つに分割し、ｘ、ｙ各成分の電圧の
サンプル及び変換と放電にタイミングを分け、放
電タイミングには回路に蓄えられた電荷の放電の
みを行なう放電回路１９を設け同時に積分回路１
８を設けたため、従来の技術のすべての欠点が除
去されるものである。
プル周期を４つに分割し、ｘ、ｙ各成分の電圧の
サンプル及び変換と放電にタイミングを分け、放
電タイミングには回路に蓄えられた電荷の放電の
みを行なう放電回路１９を設け同時に積分回路１
８を設けたため、従来の技術のすべての欠点が除
去されるものである。
すなわちサンプル周期をｘ方向の電位のサンプ
ル及び変換、放電、ｙ方向の電位のサンプル及び
変換、放電と４つのタイミングに分割したため、
抵抗膜１に流れる電流が整然とし結果的に誤つた
電位をサンプルする危険性が極めて少くなるとい
う利点がある。
ル及び変換、放電、ｙ方向の電位のサンプル及び
変換、放電と４つのタイミングに分割したため、
抵抗膜１に流れる電流が整然とし結果的に誤つた
電位をサンプルする危険性が極めて少くなるとい
う利点がある。
又放電回路１９を設けたことにより、積分回路
１８を設けることが可能となるばかりでなく積分
回路１８の電荷も含めてタブレツト１３の浮遊容
量等に蓄えられた電荷等を周期的に放電できるた
め回路が安定化するという利点がある。
１８を設けることが可能となるばかりでなく積分
回路１８の電荷も含めてタブレツト１３の浮遊容
量等に蓄えられた電荷等を周期的に放電できるた
め回路が安定化するという利点がある。
次に積分回路１８を設けることによりノイズを
除去できるだけでなく、タブレツト１３よりの出
力電圧をADC１４により安定にデイジタル値に
変換するためにはタブレツト１３とADC１４の
間にサンプルホールド回路が必要であつたが積分
回路１８を設けることにより積分回路１８がサン
プルホールド回路の機能をも合せ有するため、よ
り安定なデイジタル値への変換が可能となるとい
う利点がある。従つて安定な状態でアナログ電圧
をデイジタル値に変換でき、しかも、サンプル及
び変換の周期も所望の周期が確保できるという利
点があり、結果として抵抗膜を用いた座標入力装
置の実用化に多大なる寄与をするものである。
除去できるだけでなく、タブレツト１３よりの出
力電圧をADC１４により安定にデイジタル値に
変換するためにはタブレツト１３とADC１４の
間にサンプルホールド回路が必要であつたが積分
回路１８を設けることにより積分回路１８がサン
プルホールド回路の機能をも合せ有するため、よ
り安定なデイジタル値への変換が可能となるとい
う利点がある。従つて安定な状態でアナログ電圧
をデイジタル値に変換でき、しかも、サンプル及
び変換の周期も所望の周期が確保できるという利
点があり、結果として抵抗膜を用いた座標入力装
置の実用化に多大なる寄与をするものである。
第１図は従来の座標入力装置のブロツク図、第
２図はタブレツト部の構成図、第３図は本発明の
一実施例を示すブロツク図である。 １……抵抗膜、２〜５……ダイオード群、６，
７……スイツチ、８……直流電源、９……絶縁基
板、１０……感圧ゴム、１１……導体膜、１２…
…絶縁膜、１３……タブレツト部、１４……アナ
ログ・デイジタルコンバータ、１５……ペン、１
６，１７……スイツチ、１８……積分回路、１９
……放電回路。
２図はタブレツト部の構成図、第３図は本発明の
一実施例を示すブロツク図である。 １……抵抗膜、２〜５……ダイオード群、６，
７……スイツチ、８……直流電源、９……絶縁基
板、１０……感圧ゴム、１１……導体膜、１２…
…絶縁膜、１３……タブレツト部、１４……アナ
ログ・デイジタルコンバータ、１５……ペン、１
６，１７……スイツチ、１８……積分回路、１９
……放電回路。
Claims (1)
- １ 抵抗膜を有するタブレツトと、該抵抗膜のた
て方向及び横方向に時分割的に電圧を印加する手
段と、抵抗膜上の任意の加圧点の座標を抵抗膜上
における抵抗分割により電位として出力する手段
と、該電位をデイジタル量に変換する手段とを有
する座標入力装置において、抵抗膜の出力に接続
される積分回路及び該積分回路の電荷を放電する
放電回路がもうけられ、加圧点に対応するたて方
向及び横方向のうち一方の前記電位の検出及び該
電位のデイジタル量への変換を行う第１のタイミ
ングと、該タイミングで積分回路に蓄積された電
荷を前記放電回路により放電する第２のタイミン
グと、前記加圧点に対応するたて方向及び横方向
のうち他方の前記電位の検出及び該電位のデイジ
タル量への変換を行う第３のタイミングと、該タ
イミングで積分回路に蓄積された電荷を前記放電
回路により放電する第４のタイミングとが時分割
的に切換えられることを特徴とする座標入力方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57023526A JPS58142493A (ja) | 1982-02-18 | 1982-02-18 | 座標入力方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57023526A JPS58142493A (ja) | 1982-02-18 | 1982-02-18 | 座標入力方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58142493A JPS58142493A (ja) | 1983-08-24 |
| JPS6261967B2 true JPS6261967B2 (ja) | 1987-12-24 |
Family
ID=12112884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57023526A Granted JPS58142493A (ja) | 1982-02-18 | 1982-02-18 | 座標入力方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58142493A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6447974U (ja) * | 1987-09-21 | 1989-03-24 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2542953Y2 (ja) * | 1991-05-07 | 1997-07-30 | グンゼ株式会社 | タッチパネル装置 |
-
1982
- 1982-02-18 JP JP57023526A patent/JPS58142493A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6447974U (ja) * | 1987-09-21 | 1989-03-24 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58142493A (ja) | 1983-08-24 |
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