JPH0114729B2 - - Google Patents
Info
- Publication number
- JPH0114729B2 JPH0114729B2 JP55087942A JP8794280A JPH0114729B2 JP H0114729 B2 JPH0114729 B2 JP H0114729B2 JP 55087942 A JP55087942 A JP 55087942A JP 8794280 A JP8794280 A JP 8794280A JP H0114729 B2 JPH0114729 B2 JP H0114729B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- output
- level
- voltage
- becomes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/033—Monostable circuits
Description
【発明の詳細な説明】
本発明は、改良された単安定マルチバイブレー
タに関するものである。
タに関するものである。
従来、この種の装置は第１図に示したように構
成されている。第１図において、トランジスタ
１，２と抵抗器３で、NORゲートを構成し、ト
ランジスタ４，５と抵抗器６によつて同じく
NORゲートを構成する。抵抗器７，８，９は、
電流を制限するためのものである。トランジスタ
１０，１１，１２と抵抗器１３，１４によつてス
イツチング回路を構成し、抵抗器１５とコンデン
サ１６によつて時定数回路を構成している。トラ
ンジスタ１７，１８と抵抗器１９，２０によつて
差動増幅器を構成し、その差動増幅器に印加する
基準電圧を出力する基準電圧源を抵抗器２１，２
２によつて構成する。トランジスタ２３と抵抗器
２４，２５は前記差動増幅器の出力を検出する検
出回路を構成する。
成されている。第１図において、トランジスタ
１，２と抵抗器３で、NORゲートを構成し、ト
ランジスタ４，５と抵抗器６によつて同じく
NORゲートを構成する。抵抗器７，８，９は、
電流を制限するためのものである。トランジスタ
１０，１１，１２と抵抗器１３，１４によつてス
イツチング回路を構成し、抵抗器１５とコンデン
サ１６によつて時定数回路を構成している。トラ
ンジスタ１７，１８と抵抗器１９，２０によつて
差動増幅器を構成し、その差動増幅器に印加する
基準電圧を出力する基準電圧源を抵抗器２１，２
２によつて構成する。トランジスタ２３と抵抗器
２４，２５は前記差動増幅器の出力を検出する検
出回路を構成する。
このように構成された従来例の動作を説明す
る。先ず、出力端子Ｅから出力される出力遅延パ
ルスのパルス時間幅tOUTが、入力端子Ａに印加す
る入力パルスのパルス時間幅tINより短くなるよ
う時定数回路の時定数を選んだときの動作につい
て、第１図および第２図を用いて説明する。第２
図のＡないしＥは、第１図に示したＡないしＥ点
での電圧波形を示したものである。最初に、入力
端子Ａに印加する入力信号がハイレベル（以下Ｈ
レベルとする）になつた時、トランジスタ２がオ
ン状態となり、そのコレクタがローレベル（以下
Ｌレベルとする）になるため、トランジスタ５が
オフ状態となり出力端子ＥはＨレベルとなる。ま
た、トランジスタ２がオン状態になると、トラン
ジスタ１０はオフ状態、トランジスタ１１はオン
状態、トランジスタ１２はオフ状態となるため
に、直流電圧源（図示せず）によつて抵抗器１５
を介してコンデンサ１６が充電される。入力信号
がＨレベルのままであれば、コンデンサ１６の電
圧は直流電圧源の電圧（以下VCCとする）まで上
昇する。次に、第２図Ａに示したように入力信号
がＨレベルからＬレベルになると、トランジスタ
２がオフ状態となり、トランジスタ１０がオン状
態、トランジスタ１１がオフ状態、トランジスタ
１２がオン状態になるため、トランジスタ１２の
コレクタを通してコンデンサ１６の放電電流が流
れる。よつて抵抗器１５とコンデンサ１６との接
続点Ｃの電圧は第２図Ｃのようになる。ここでコ
ンデンサ１６が充電されていく過程で、トランジ
スタ１８のベースに印加する基準電圧VB（VBは抵
抗器２１，２２の抵抗値をR21，R22、とすると
VB＝VCC・R22／R21＋R22）より、トランジスタ１７ のベースに印加するコンデンサ１６の電圧が高く
なつた時taにトランジスタ１７は導通し、トラン
ジスタ１８は非導通となる。トランジスタ１７が
導通すると、トランジスタ１７のコレクタの電圧
が下がるために、トランジスタ２３がオン状態と
なりトランジスタ４が導通する。このため出力信
号はＬレベルになる。すなわち、第１図のＤ点の
電圧は、コンデンサ１６が充電されていく過程で
第１図のＣ点の電圧が基準電圧VBになつた時ta
で立ち上がり、入力端子ＡのレベルがＨレベルか
らＬレベルにおちた時に立ち下がるため、第２図
Ｄに示した時間幅t1をもつたパルス波形となる。
また、出力端子Ｅの電圧は、トランジスタ４およ
び５のベースに印加される信号が両方ともＬレベ
ルになつたときのみVCCになるので、出力端子Ｅ
から出力される信号の波形は、第２図Ｅに示した
ように入力端子Ａのの電圧が立ち上る時立ち上が
り、Ｄ点の電圧がＨレベルになつた時立ち下がる
波形となる。ここで出力端子Ｅから出力される出
力遅延パルスのパルス時間幅tOUTはtOUT＝tIN−t1と
なり、抵抗器１５およびコンデンサ１６の値をそ
れぞれR15，C16とするとtOUT＝R15・C16 ln
VCC／VCC−VBとなる。
る。先ず、出力端子Ｅから出力される出力遅延パ
ルスのパルス時間幅tOUTが、入力端子Ａに印加す
る入力パルスのパルス時間幅tINより短くなるよ
う時定数回路の時定数を選んだときの動作につい
て、第１図および第２図を用いて説明する。第２
図のＡないしＥは、第１図に示したＡないしＥ点
での電圧波形を示したものである。最初に、入力
端子Ａに印加する入力信号がハイレベル（以下Ｈ
レベルとする）になつた時、トランジスタ２がオ
ン状態となり、そのコレクタがローレベル（以下
Ｌレベルとする）になるため、トランジスタ５が
オフ状態となり出力端子ＥはＨレベルとなる。ま
た、トランジスタ２がオン状態になると、トラン
ジスタ１０はオフ状態、トランジスタ１１はオン
状態、トランジスタ１２はオフ状態となるため
に、直流電圧源（図示せず）によつて抵抗器１５
を介してコンデンサ１６が充電される。入力信号
がＨレベルのままであれば、コンデンサ１６の電
圧は直流電圧源の電圧（以下VCCとする）まで上
昇する。次に、第２図Ａに示したように入力信号
がＨレベルからＬレベルになると、トランジスタ
２がオフ状態となり、トランジスタ１０がオン状
態、トランジスタ１１がオフ状態、トランジスタ
１２がオン状態になるため、トランジスタ１２の
コレクタを通してコンデンサ１６の放電電流が流
れる。よつて抵抗器１５とコンデンサ１６との接
続点Ｃの電圧は第２図Ｃのようになる。ここでコ
ンデンサ１６が充電されていく過程で、トランジ
スタ１８のベースに印加する基準電圧VB（VBは抵
抗器２１，２２の抵抗値をR21，R22、とすると
VB＝VCC・R22／R21＋R22）より、トランジスタ１７ のベースに印加するコンデンサ１６の電圧が高く
なつた時taにトランジスタ１７は導通し、トラン
ジスタ１８は非導通となる。トランジスタ１７が
導通すると、トランジスタ１７のコレクタの電圧
が下がるために、トランジスタ２３がオン状態と
なりトランジスタ４が導通する。このため出力信
号はＬレベルになる。すなわち、第１図のＤ点の
電圧は、コンデンサ１６が充電されていく過程で
第１図のＣ点の電圧が基準電圧VBになつた時ta
で立ち上がり、入力端子ＡのレベルがＨレベルか
らＬレベルにおちた時に立ち下がるため、第２図
Ｄに示した時間幅t1をもつたパルス波形となる。
また、出力端子Ｅの電圧は、トランジスタ４およ
び５のベースに印加される信号が両方ともＬレベ
ルになつたときのみVCCになるので、出力端子Ｅ
から出力される信号の波形は、第２図Ｅに示した
ように入力端子Ａのの電圧が立ち上る時立ち上が
り、Ｄ点の電圧がＨレベルになつた時立ち下がる
波形となる。ここで出力端子Ｅから出力される出
力遅延パルスのパルス時間幅tOUTはtOUT＝tIN−t1と
なり、抵抗器１５およびコンデンサ１６の値をそ
れぞれR15，C16とするとtOUT＝R15・C16 ln
VCC／VCC−VBとなる。
次に、入力パルスのパルス時間幅tINより、出
力遅延パルスのパルス時間幅tOUTが長くなるよう
時定数回路の時定数を選んだときの動作を第１図
および第３図を用いて説明する。第３図のＡない
しＥは、第１図に示したＡないしＥ点での電圧波
形を示したものである。最初に、入力端子Ａに印
加する入力信号がＨレベルになつた時、トランジ
スタ２が導通しＢ点の電圧はＬレベルとなるた
め、トランジスタ１０はオフ状態、トランジスタ
１１はオン状態、トランジスタ１２はオフ状態と
なる。トランジスタ１２がオフ状態となるため
に、直流電圧源によつて抵抗器１５を介してコン
デンサ１６が充電される。そしてコンデンサ１６
の電圧が基準電圧VBになると、トランジスタ１
７が導通し、トランジスタ１８が非導通となる。
トランジスタ１７が導通すると、トランジスタ２
３が導通しトランジスタ４がオン状態になる。ト
ランジスタ４がオン状態になると、トランジスタ
４，５の各コレクタの電圧がＬレベルになりトラ
ンジスタ１がオフ状態になる。したがつて第３図
ＢおよびＥに示したように、ＢおよびＥの波形は
位相が180゜異なつたものになる。このように、出
力端子Ｅから出力される信号の波形は、第３図Ｅ
に示したように入力端子Ａの電圧が立ち上がる時
立ち上がり、コンデンサ１６の電圧が基準電圧
VBになつた時立ち下がるので、出力遅延パルス
のパルス時間幅tOUTを入力パルスのパルス時間幅
tINより長くすることができる。ここで、出力端
子Ｅから出力される出力遅延パルスのパルス時間
幅tOUTはtOUT＝R15・C16 lnVCC／VCC−VBとなる。しか しながら、以上説明した従来例は、構成が複雑
で、回路を構成する部品の数が多いので、生産費
が高く、集積化が困難であるという欠点があつ
た。
力遅延パルスのパルス時間幅tOUTが長くなるよう
時定数回路の時定数を選んだときの動作を第１図
および第３図を用いて説明する。第３図のＡない
しＥは、第１図に示したＡないしＥ点での電圧波
形を示したものである。最初に、入力端子Ａに印
加する入力信号がＨレベルになつた時、トランジ
スタ２が導通しＢ点の電圧はＬレベルとなるた
め、トランジスタ１０はオフ状態、トランジスタ
１１はオン状態、トランジスタ１２はオフ状態と
なる。トランジスタ１２がオフ状態となるため
に、直流電圧源によつて抵抗器１５を介してコン
デンサ１６が充電される。そしてコンデンサ１６
の電圧が基準電圧VBになると、トランジスタ１
７が導通し、トランジスタ１８が非導通となる。
トランジスタ１７が導通すると、トランジスタ２
３が導通しトランジスタ４がオン状態になる。ト
ランジスタ４がオン状態になると、トランジスタ
４，５の各コレクタの電圧がＬレベルになりトラ
ンジスタ１がオフ状態になる。したがつて第３図
ＢおよびＥに示したように、ＢおよびＥの波形は
位相が180゜異なつたものになる。このように、出
力端子Ｅから出力される信号の波形は、第３図Ｅ
に示したように入力端子Ａの電圧が立ち上がる時
立ち上がり、コンデンサ１６の電圧が基準電圧
VBになつた時立ち下がるので、出力遅延パルス
のパルス時間幅tOUTを入力パルスのパルス時間幅
tINより長くすることができる。ここで、出力端
子Ｅから出力される出力遅延パルスのパルス時間
幅tOUTはtOUT＝R15・C16 lnVCC／VCC−VBとなる。しか しながら、以上説明した従来例は、構成が複雑
で、回路を構成する部品の数が多いので、生産費
が高く、集積化が困難であるという欠点があつ
た。
本発明は、上記従来例の欠点を解消するため
に、構成を簡単にし、部品数を少なくすることに
よつて、生産費が低く集積化が容易な単安定マル
チバイブレータを提供するものである。以下、図
面により本発明を説明する。
に、構成を簡単にし、部品数を少なくすることに
よつて、生産費が低く集積化が容易な単安定マル
チバイブレータを提供するものである。以下、図
面により本発明を説明する。
第４図は本発明の基本構成を示したもので、２
個の入力端子と１個の出力端子とを設けたNOR
ゲート２６の第１の入力端子に入力信号を印加
し、そのNORゲート２６の出力端子をスイツチ
ング回路２７，２８に接続する。そしてスイツチ
ング回路２７の出力端子を、抵抗器２９とコンデ
ンサ３０で構成されていて出力遅延パルスのパル
ス時間幅を設定する時定数回路に接続し充放電を
制御する。またスイツチング回路２８の出力端子
を、抵抗器３１，３２で構成された基準電圧源に
接続し、出力電圧値に制御する。その基準電圧源
の出力端子と、前記時定数回路の出力端子とを比
較回路３３に接続する。さらに比較回路３３の出
力端子は、検出回路３４と接続し、検出回路３４
の出力端子を、単安定マルチバイブレータ３４の
出力端子にするとともに前記NORゲートの第２
の入力端子と接続する。以上、本発明の基本構成
を示したが、次に本発明の一実施例を第５図に示
す。
個の入力端子と１個の出力端子とを設けたNOR
ゲート２６の第１の入力端子に入力信号を印加
し、そのNORゲート２６の出力端子をスイツチ
ング回路２７，２８に接続する。そしてスイツチ
ング回路２７の出力端子を、抵抗器２９とコンデ
ンサ３０で構成されていて出力遅延パルスのパル
ス時間幅を設定する時定数回路に接続し充放電を
制御する。またスイツチング回路２８の出力端子
を、抵抗器３１，３２で構成された基準電圧源に
接続し、出力電圧値に制御する。その基準電圧源
の出力端子と、前記時定数回路の出力端子とを比
較回路３３に接続する。さらに比較回路３３の出
力端子は、検出回路３４と接続し、検出回路３４
の出力端子を、単安定マルチバイブレータ３４の
出力端子にするとともに前記NORゲートの第２
の入力端子と接続する。以上、本発明の基本構成
を示したが、次に本発明の一実施例を第５図に示
す。
第５図において、トランジスタ３５，３６およ
び抵抗器３７でNORゲートを構成し、トランジ
スタ３８，３９でそれぞれスイツチング回路を構
成する。抵抗器２９およびコンデンサ３０で時定
数回路を構成し、抵抗器３１，３２で基準電圧源
を構成する。またトランジスタ４０，４１，４
２，４３、および抵抗器４４で能動負荷を持つ差
動増幅器を構成しこれを比較回路とする。トラン
ジスタ４５および抵抗器４６で検出回路を構成す
る。なお、抵抗器４７は、電流を制限するための
抵抗器である。
び抵抗器３７でNORゲートを構成し、トランジ
スタ３８，３９でそれぞれスイツチング回路を構
成する。抵抗器２９およびコンデンサ３０で時定
数回路を構成し、抵抗器３１，３２で基準電圧源
を構成する。またトランジスタ４０，４１，４
２，４３、および抵抗器４４で能動負荷を持つ差
動増幅器を構成しこれを比較回路とする。トラン
ジスタ４５および抵抗器４６で検出回路を構成す
る。なお、抵抗器４７は、電流を制限するための
抵抗器である。
以上のように構成された本実施例の動作を説明
する。第６図および第７図においてＦないしＫ
は、第５図に示したＦないしＫ点での電圧波形を
示したものである。
する。第６図および第７図においてＦないしＫ
は、第５図に示したＦないしＫ点での電圧波形を
示したものである。
先ず、出力端子Ｋから出力される出力遅延パル
スのパルス時間幅tOUTが、入力端子Ｆに印加する
入力パルスのパルス時間幅tINより短かくなるよ
う時定数回路の時定数を選んだときの動作につい
て、第５図および第６図を用いて説明する。最初
に、入力端子Ｆに印加する入力信号がＨレベルに
なると、トランジスタ３５が導通し、トランジス
タ３５のコレクタがＬレベルになる。よつてトラ
ンジスタ３８，３９がそれぞれオフ状態となる。
トランジスタ３８がオフ状態であるので、直流電
圧源（図示せず）によつて、コンデンサ３０が抵
抗器２９を介して充電される。入力信号がＨレベ
ルのままであれば、コンデンサ３０の電圧は直流
電圧源の電圧（以下VCCとする）まで上昇する。
またトランジスタ３９がオフ状態であるので、ト
ランジスタ４１のベースの電圧は、抵抗器３１，
３２で構成された基準電圧源の基準電圧（以下
VBとする）になる。ここでVBは抵抗器３１，３
２の抵抗値をそれぞれR31，R32とするとVB＝
VCC・R32／R31＋R32となる。次に、第６図Ｆで示し たように入力信号がＨレベルからＬレベルになる
と、トランジスタ３５が非導通となり、トランジ
スタ３８，３９がオン状態となる。トランジスタ
３８が導通するとトランジスタ３８のコレクタを
通つて、コンデンサ３０の放電電流が流れる。よ
つて抵抗器２９とコンデンサ３０の接続点Ｈの電
圧波形は、第６図Ｈに示したような波形になる。
またトランジスタ３９が導通すると、トランジス
タ３９のコレクタのレベルがＬレベルになるので
抵坑器３１，３２の接続点Ｉの電圧は、第６図Ｉ
に示したように入力信号がＨレベルの期間だけ
VBになる。ここで、入力信号がＨレベルになつ
た時刻tpから、コンデンサ３０の電圧がVBになる
時刻taまでの期間は、トランジスタ４１のベース
電圧がトランジスタ４０のベース電圧よりも高い
ために、トランジスタ４０はオフ状態、トランジ
スタ４１はオン状態となる。そしてトランジスタ
４１がオン状態の期間、トランジスタ４１のコレ
クタはＬレベルになりトランジスタ４５がオン状
態になる。また、入力信号がＬレベルとなり、第
５図Ｈ，Ｉ点がともに接地レベルとなると、抵抗
器４４に電圧が印加されないため比較器３３の回
路でトランジスタ４０，４１がともにオフ状態に
なりトランジスタ４０，４１のコレクタはトラン
ジスタ４２，４３で構成される能動負荷により充
電されともにＨレベルになりトランジスタ４５が
オフ状態になる。よつて、第５図のＪ点および出
力端子Ｋの電圧は、第６図ＪおよびＫで示したよ
うになる。ここでトランジスタ４０，４１のコレ
クタ負荷としてトランジスタ４２，４３で構成さ
れる能動負荷を用いているが、通常の抵抗器であ
つてもよい。よつて出力端子Ｋから出力される出
力遅延パルスのパルス時間幅tOUTはtOUT＝ta−tpと
なり、抵抗器２９およびコンデンサ３０のそれぞ
れの値をR29，C30とするとtOUT＝R29・C30 ln
VCC／VCC−VBとなる。
スのパルス時間幅tOUTが、入力端子Ｆに印加する
入力パルスのパルス時間幅tINより短かくなるよ
う時定数回路の時定数を選んだときの動作につい
て、第５図および第６図を用いて説明する。最初
に、入力端子Ｆに印加する入力信号がＨレベルに
なると、トランジスタ３５が導通し、トランジス
タ３５のコレクタがＬレベルになる。よつてトラ
ンジスタ３８，３９がそれぞれオフ状態となる。
トランジスタ３８がオフ状態であるので、直流電
圧源（図示せず）によつて、コンデンサ３０が抵
抗器２９を介して充電される。入力信号がＨレベ
ルのままであれば、コンデンサ３０の電圧は直流
電圧源の電圧（以下VCCとする）まで上昇する。
またトランジスタ３９がオフ状態であるので、ト
ランジスタ４１のベースの電圧は、抵抗器３１，
３２で構成された基準電圧源の基準電圧（以下
VBとする）になる。ここでVBは抵抗器３１，３
２の抵抗値をそれぞれR31，R32とするとVB＝
VCC・R32／R31＋R32となる。次に、第６図Ｆで示し たように入力信号がＨレベルからＬレベルになる
と、トランジスタ３５が非導通となり、トランジ
スタ３８，３９がオン状態となる。トランジスタ
３８が導通するとトランジスタ３８のコレクタを
通つて、コンデンサ３０の放電電流が流れる。よ
つて抵抗器２９とコンデンサ３０の接続点Ｈの電
圧波形は、第６図Ｈに示したような波形になる。
またトランジスタ３９が導通すると、トランジス
タ３９のコレクタのレベルがＬレベルになるので
抵坑器３１，３２の接続点Ｉの電圧は、第６図Ｉ
に示したように入力信号がＨレベルの期間だけ
VBになる。ここで、入力信号がＨレベルになつ
た時刻tpから、コンデンサ３０の電圧がVBになる
時刻taまでの期間は、トランジスタ４１のベース
電圧がトランジスタ４０のベース電圧よりも高い
ために、トランジスタ４０はオフ状態、トランジ
スタ４１はオン状態となる。そしてトランジスタ
４１がオン状態の期間、トランジスタ４１のコレ
クタはＬレベルになりトランジスタ４５がオン状
態になる。また、入力信号がＬレベルとなり、第
５図Ｈ，Ｉ点がともに接地レベルとなると、抵抗
器４４に電圧が印加されないため比較器３３の回
路でトランジスタ４０，４１がともにオフ状態に
なりトランジスタ４０，４１のコレクタはトラン
ジスタ４２，４３で構成される能動負荷により充
電されともにＨレベルになりトランジスタ４５が
オフ状態になる。よつて、第５図のＪ点および出
力端子Ｋの電圧は、第６図ＪおよびＫで示したよ
うになる。ここでトランジスタ４０，４１のコレ
クタ負荷としてトランジスタ４２，４３で構成さ
れる能動負荷を用いているが、通常の抵抗器であ
つてもよい。よつて出力端子Ｋから出力される出
力遅延パルスのパルス時間幅tOUTはtOUT＝ta−tpと
なり、抵抗器２９およびコンデンサ３０のそれぞ
れの値をR29，C30とするとtOUT＝R29・C30 ln
VCC／VCC−VBとなる。
次に、入力パルスのパルス時間幅tINより出力
遅延パルスのパルス時間幅tOUTが長くなるよう時
定数回路の時定数を選んだときの動作を第５図お
よび第７図を用いて説明する。最初に、入力端子
Ｆに印加する入力信号がＨレベルになつた時、ト
ランジスタ３５が導通し、第５図のＧ点の電圧は
第７図Ｇに示したようにＬレベルとなる。そして
トランジスタ３８，３９はオフ状態になる。トラ
ンジスタ３８がオフ状態になるので、直流電圧源
から抵抗器２９を介してトランジスタ３０に充電
が開始される。またトランジスタ３９がオフ状態
となるので、トランジスタ４１のベース電圧は
VBとなる。ここで、出力遅延パルスのパルス時
間幅tOUTが、入力パルスのパルス時間幅tINより長
くなるよう時定数回路の時定数が選んであるの
で、入力信号がＨレベルの期間では、トランジス
タ４１のベース電圧が、トランジスタ４０のベー
ス電圧よりも高く、トランジスタ４０はオフ状
態、トランジスタ４１はオン状態になつている。
そして、トランジスタ４１がオン状態となつてい
るので第５図Ｊ点の電圧はＬレベルとなり、トラ
ンジスタ４５がオン状態となり、出力端子Ｋの電
圧はＨレベルとなる。次に入力信号がＨレベルか
らＬレベルに立ち下つた時は、トランジスタ３５
は非導通となるが、トランジスタ３６のベース電
圧がＨレベルであるので、第５図Ｊ点の電圧は、
第７図ＪのようにＬレベルのままである。そし
て、コンデンサ３０の電圧が、第７図Ｈに示した
ようにVBになると、トランジスタ４０が導通し、
トランジスタ４１が非導通となる。トランジスタ
４１が非導通となると、トランジスタ４５が非導
通となるため、出力端子Ｋの電圧はＬレベルにな
る。よつて出力端子Ｋから出力される信号の時間
巾は第７図Ｋに示したように入力パルスの時間巾
より大きくなるなお、出力遅延パルスのパルス時
間幅tOUTはtOUT＝R29・C30 lnVCC／VCC−VBとなる。
遅延パルスのパルス時間幅tOUTが長くなるよう時
定数回路の時定数を選んだときの動作を第５図お
よび第７図を用いて説明する。最初に、入力端子
Ｆに印加する入力信号がＨレベルになつた時、ト
ランジスタ３５が導通し、第５図のＧ点の電圧は
第７図Ｇに示したようにＬレベルとなる。そして
トランジスタ３８，３９はオフ状態になる。トラ
ンジスタ３８がオフ状態になるので、直流電圧源
から抵抗器２９を介してトランジスタ３０に充電
が開始される。またトランジスタ３９がオフ状態
となるので、トランジスタ４１のベース電圧は
VBとなる。ここで、出力遅延パルスのパルス時
間幅tOUTが、入力パルスのパルス時間幅tINより長
くなるよう時定数回路の時定数が選んであるの
で、入力信号がＨレベルの期間では、トランジス
タ４１のベース電圧が、トランジスタ４０のベー
ス電圧よりも高く、トランジスタ４０はオフ状
態、トランジスタ４１はオン状態になつている。
そして、トランジスタ４１がオン状態となつてい
るので第５図Ｊ点の電圧はＬレベルとなり、トラ
ンジスタ４５がオン状態となり、出力端子Ｋの電
圧はＨレベルとなる。次に入力信号がＨレベルか
らＬレベルに立ち下つた時は、トランジスタ３５
は非導通となるが、トランジスタ３６のベース電
圧がＨレベルであるので、第５図Ｊ点の電圧は、
第７図ＪのようにＬレベルのままである。そし
て、コンデンサ３０の電圧が、第７図Ｈに示した
ようにVBになると、トランジスタ４０が導通し、
トランジスタ４１が非導通となる。トランジスタ
４１が非導通となると、トランジスタ４５が非導
通となるため、出力端子Ｋの電圧はＬレベルにな
る。よつて出力端子Ｋから出力される信号の時間
巾は第７図Ｋに示したように入力パルスの時間巾
より大きくなるなお、出力遅延パルスのパルス時
間幅tOUTはtOUT＝R29・C30 lnVCC／VCC−VBとなる。
以上説明したように、本発明によれば、従来の
単安定マルチバイブレータに比べて、フリツプフ
ロツプを用いる必要がなく、比較回路の基準電圧
源をスイツチングするだけでよいので、構成が簡
略化され部品数を少なくすることができるので、
生産費が低く、集積化が容易になるという従来例
にない利点がある。
単安定マルチバイブレータに比べて、フリツプフ
ロツプを用いる必要がなく、比較回路の基準電圧
源をスイツチングするだけでよいので、構成が簡
略化され部品数を少なくすることができるので、
生産費が低く、集積化が容易になるという従来例
にない利点がある。
第１図は従来の単安定マルチバイブレータの回
路図、第２図および第３図は第１図のＡないしＥ
点での電圧波形を示す図、第４図は本発明の基本
構成を示した図、第５図は本発明の一実施例を示
す回路図、第６図および第７図は第６図のＦない
しＫ点での電圧波形を示す図である。 ２６……NORゲート、２７，２８……スイツ
チング回路、２９，３１，３２……抵抗器、３０
……コンデンサ、３３……比較回路、３４……検
出回路。
路図、第２図および第３図は第１図のＡないしＥ
点での電圧波形を示す図、第４図は本発明の基本
構成を示した図、第５図は本発明の一実施例を示
す回路図、第６図および第７図は第６図のＦない
しＫ点での電圧波形を示す図である。 ２６……NORゲート、２７，２８……スイツ
チング回路、２９，３１，３２……抵抗器、３０
……コンデンサ、３３……比較回路、３４……検
出回路。
Claims (1)
- １ 入力信号が第１の入力端子に印加される
NORゲートと、このNORゲートの出力がハイレ
ベルの時に第１のスイツチング回路がオンしロー
レベルに放電され、NORゲートの出力がローレ
ベルの時にハイレベルに充電される時定数回路
と、前記NORゲートの出力がハイレベルの時に
第２のスイツチング回路がオンしローレベルを出
力し、NORゲートの出力がローレベルの時に基
準電圧を出力する基準電圧源と、前記時定数回路
の出力電圧とこの基準電圧源の出力電圧とを比較
する比較回路と、その比較回路の出力を検出する
検出回路とからなり、前記検出回路の出力が前記
NORゲートの第２の入力端子に印加されるとと
もに、前記検出回路の出力端子から出力信号が得
られることを特徴とする単安定マルチバイブレー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8794280A JPS5713810A (en) | 1980-06-30 | 1980-06-30 | Monostable multivibrator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8794280A JPS5713810A (en) | 1980-06-30 | 1980-06-30 | Monostable multivibrator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5713810A JPS5713810A (en) | 1982-01-23 |
| JPH0114729B2 true JPH0114729B2 (ja) | 1989-03-14 |
Family
ID=13928944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8794280A Granted JPS5713810A (en) | 1980-06-30 | 1980-06-30 | Monostable multivibrator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5713810A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59114917A (ja) * | 1982-12-21 | 1984-07-03 | Nec Corp | マルチバイブレ−タ |
| JPS59191924A (ja) * | 1983-04-15 | 1984-10-31 | Matsushita Electric Works Ltd | リセツトパルス発生回路 |
| JPS59191923A (ja) * | 1983-04-15 | 1984-10-31 | Matsushita Electric Works Ltd | リセツトパルス発生回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5921549Y2 (ja) * | 1978-07-21 | 1984-06-26 | 日本電気株式会社 | 単安定マルチバイブレ−タ |
-
1980
- 1980-06-30 JP JP8794280A patent/JPS5713810A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5713810A (en) | 1982-01-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62149215A (ja) | 時定数回路 | |
| JP2883953B2 (ja) | 弛張発振器 | |
| JPH0114729B2 (ja) | ||
| JP3222308B2 (ja) | 電気信号遅延回路 | |
| US4042834A (en) | Frequency doubler circuit | |
| JPH0119471Y2 (ja) | ||
| JPS5826850B2 (ja) | アステ−ブルマルチバイブレ−タ | |
| JPH036032Y2 (ja) | ||
| JPH0583007B2 (ja) | ||
| JP2956983B2 (ja) | 垂直同期信号分離回路 | |
| SU570109A1 (ru) | Аналоговое запоминающее устройство | |
| JPS6223128Y2 (ja) | ||
| JPS6218991Y2 (ja) | ||
| JP2811854B2 (ja) | ディジタル回線終端制御装置 | |
| JPH0795690B2 (ja) | Ａ／ｄ変換器 | |
| JP2821612B2 (ja) | 出力回路 | |
| JPS635296Y2 (ja) | ||
| JP2796866B2 (ja) | チャージポンプ回路 | |
| JPS5937610B2 (ja) | 電流切換型フリツプフロツプ回路 | |
| JPH0463571B2 (ja) | ||
| JPS631773B2 (ja) | ||
| JPH0157529B2 (ja) | ||
| JPS60220691A (ja) | 信号発生回路 | |
| JPH0412049B2 (ja) | ||
| GB2041683A (en) | Charge transfer filter circuits |