JPS6262560A - 入力保護回路 - Google Patents
入力保護回路Info
- Publication number
- JPS6262560A JPS6262560A JP60202348A JP20234885A JPS6262560A JP S6262560 A JPS6262560 A JP S6262560A JP 60202348 A JP60202348 A JP 60202348A JP 20234885 A JP20234885 A JP 20234885A JP S6262560 A JPS6262560 A JP S6262560A
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- JP
- Japan
- Prior art keywords
- polysilicon resistor
- layer
- type
- input
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
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- Protection Of Static Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はＭＩＳ）ランジスクの入力保護回路、特に−導
電型で高不純物濃度の半導体基板上に一導電型で低不純
物濃度のエピタキシャル層を設けた基板内に形成される
ＭＩＳ）ランジスタの入力保護回路に関する。
電型で高不純物濃度の半導体基板上に一導電型で低不純
物濃度のエピタキシャル層を設けた基板内に形成される
ＭＩＳ）ランジスタの入力保護回路に関する。
（ロ）従来の技術
従来の入力保護回路としては第４図に示すポリシリコン
抵抗を用いるものが例えば特開昭５９−７４６６５号公
報等で知られている。
抵抗を用いるものが例えば特開昭５９−７４６６５号公
報等で知られている。
第４図に於いて、（２Ｉ）はＰ型の低不純物濃度（８〜
２０Ωｃｍ）の半導体基板、器は半導体基板口）上の絶
縁層（ハ）上にＡＩによって形成された入力パッド、Ｉ
２ｉ＋’ｉ絶縁層（ハ）上に形成されたＮ＋型ポリシリ
コン層より成るポリシリコン抵抗体、（ハ）は保護され
るＭＩＳ）ランジスタ、（至）はダイオードを形成する
Ｎ＋型型数散層ある。保護されるＭＩＳ）ランジスタ（
２■はＰ＋型拡散層より成るソースドレイン領域（８）
（２）とＮ＋型ポリシリコン層より成るゲート電極（イ
）で形成されている。
２０Ωｃｍ）の半導体基板、器は半導体基板口）上の絶
縁層（ハ）上にＡＩによって形成された入力パッド、Ｉ
２ｉ＋’ｉ絶縁層（ハ）上に形成されたＮ＋型ポリシリ
コン層より成るポリシリコン抵抗体、（ハ）は保護され
るＭＩＳ）ランジスタ、（至）はダイオードを形成する
Ｎ＋型型数散層ある。保護されるＭＩＳ）ランジスタ（
２■はＰ＋型拡散層より成るソースドレイン領域（８）
（２）とＮ＋型ポリシリコン層より成るゲート電極（イ
）で形成されている。
斯る構成をパターン的に見ると第５図に示す如く、入力
パッド（２ｚはポリシリコン抵抗体（２１１）の一端に
接続され、他端は保護されるＭＩＳ）ランジスタ（２５
）のゲート電極層９とＮ＋型型数散層０６にＡｌ電極層
（至）で接続されている。従って入力バッド（社）から
印加される入力サージ電圧はポリシリコン抵抗体Ｌ２４
）で減衰された後Ｎ＋型型数散層２６）で形成されるダ
イオードからグランドに抜いてＭＩＳＩ−ランジスタＣ
５１のゲート絶縁膜を保護している。
パッド（２ｚはポリシリコン抵抗体（２１１）の一端に
接続され、他端は保護されるＭＩＳ）ランジスタ（２５
）のゲート電極層９とＮ＋型型数散層０６にＡｌ電極層
（至）で接続されている。従って入力バッド（社）から
印加される入力サージ電圧はポリシリコン抵抗体Ｌ２４
）で減衰された後Ｎ＋型型数散層２６）で形成されるダ
イオードからグランドに抜いてＭＩＳＩ−ランジスタＣ
５１のゲート絶縁膜を保護している。
型のエピタキシャル層を設けた基板に組み込んだＭＩＳ
）ランジスタの入力保護回路として用いるとＭＩＳトラ
ンジスタのゲート酸化膜が絶縁破壊するよりはるかに低
い入力サージ電圧でダイオードが永久破壊される欠点が
あった。この原因は従来の入力保護回路では第５図の如
く、ダイオードに直列に半導体基板の持つ基板抵抗（Ｒ
，。、）が接続されていたのが、エピタキシャル型の基
板では基板抵抗が極めて小さくなるためである。
）ランジスタの入力保護回路として用いるとＭＩＳトラ
ンジスタのゲート酸化膜が絶縁破壊するよりはるかに低
い入力サージ電圧でダイオードが永久破壊される欠点が
あった。この原因は従来の入力保護回路では第５図の如
く、ダイオードに直列に半導体基板の持つ基板抵抗（Ｒ
，。、）が接続されていたのが、エピタキシャル型の基
板では基板抵抗が極めて小さくなるためである。
に）問題点を解決するための手段
本発明は斯る欠点に鑑みてなされ、入力バッド（４）と
保護されるＭＩＳ）ランジスタ（７）間に接続された第
１のポリシリコン抵抗体（６）から分枝して複数の第２
のポリシリコン抵抗体（１（ｅ（１１）を設け、第２の
ポリシリコン抵抗体ＱＯＪＱＩ）の終端を夫々Ｎ＋型拡
散層＋８）（９）に接続し、従来の欠点を大巾に改善し
た入力保護回路を実現するものである。
保護されるＭＩＳ）ランジスタ（７）間に接続された第
１のポリシリコン抵抗体（６）から分枝して複数の第２
のポリシリコン抵抗体（１（ｅ（１１）を設け、第２の
ポリシリコン抵抗体ＱＯＪＱＩ）の終端を夫々Ｎ＋型拡
散層＋８）（９）に接続し、従来の欠点を大巾に改善し
た入力保護回路を実現するものである。
（ホ）作用
本発明に依ればラダー型に接続された複数の第２のポリ
シリコン抵抗体α０）ａＩ）よりＮ＋型型数散層８）（
９）を通じて入力サージ電圧を徐々に抜き、第２のポリ
シリコン抵抗体α職】）によりＮ＋型型数散層８１（９
１で形成されるダイオードへのラッシュカレントを規制
してエピタキシャル型の基板を用いてもダイオードが永
久破壊されるのを防止している。
シリコン抵抗体α０）ａＩ）よりＮ＋型型数散層８）（
９）を通じて入力サージ電圧を徐々に抜き、第２のポリ
シリコン抵抗体α職】）によりＮ＋型型数散層８１（９
１で形成されるダイオードへのラッシュカレントを規制
してエピタキシャル型の基板を用いてもダイオードが永
久破壊されるのを防止している。
（へ）実施例
本発明に依る入力保護回路を第１図乃至第３図を参照し
て詳述する。
て詳述する。
第１図は本発明の入力保護回路の上面図を示し、（１）
はＰ＋型の半導体基板（２）上にＰ−型のエピタキシャ
ル層（３）を設けた基板、（４）は基板（１）の絶縁層
（５）上にｋｌにより形成された入力バッド、（６）は
基板（１）のフィールド絶縁層（５）上に形成されたＮ
＋型ポリシリコン層より成る第１のポリシリコン抵抗体
、（７〕は保護されるＭＩＳ）ランジスタ、［８）（９
１はＮ″−型拡散層、Ｃ１ｏｔ（１１）はフィールド絶
縁膜（５）上に形成されたＮ＋型ポリシリコン層より成
る複数の第２のポリシリコン抵抗体である。保護される
ＭＩＳ）ランジスタ（７）はＮ＋型型数散層り成るソー
スドレイン領域（ＬＨ３）が離間して設けられ、チャン
ネル領域上のゲート酸化膜上にはＮ＋型ポリシリコン層
より成るゲート電極層が設けられ、このゲート電極α４
は第１のポリシリコン抵抗体（６）とＮ＋型ポリシリコ
ン層で一体に形成されている。
はＰ＋型の半導体基板（２）上にＰ−型のエピタキシャ
ル層（３）を設けた基板、（４）は基板（１）の絶縁層
（５）上にｋｌにより形成された入力バッド、（６）は
基板（１）のフィールド絶縁層（５）上に形成されたＮ
＋型ポリシリコン層より成る第１のポリシリコン抵抗体
、（７〕は保護されるＭＩＳ）ランジスタ、［８）（９
１はＮ″−型拡散層、Ｃ１ｏｔ（１１）はフィールド絶
縁膜（５）上に形成されたＮ＋型ポリシリコン層より成
る複数の第２のポリシリコン抵抗体である。保護される
ＭＩＳ）ランジスタ（７）はＮ＋型型数散層り成るソー
スドレイン領域（ＬＨ３）が離間して設けられ、チャン
ネル領域上のゲート酸化膜上にはＮ＋型ポリシリコン層
より成るゲート電極層が設けられ、このゲート電極α４
は第１のポリシリコン抵抗体（６）とＮ＋型ポリシリコ
ン層で一体に形成されている。
本発明の特徴は第２のポリシリコン抵抗体ａｏ＋ｕｎを
複数個ラダー型に設けた点にある。第２のポリシリコン
抵抗体ｆｉｇ）（１１＋は第１のポリシリコン抵抗体（
６）と一体に形成され、第１のポリシリコン抵抗体（６
）の中間部および終端部より第１図に示す如く分枝して
形成されている。各第２のポリシリコン抵抗体αＱα】
）の長さは夫々異ならしめて形成され、所望のラッシュ
カレントを規制するために必要な抵抗値に形成されてい
る。この第２のポリシリコン抵抗体（１０１（１１）の
終端は第２図に示す如く、ＡＩ配線層０９でＮ＋型型数
散層８）（９１と夫々接続されている。
複数個ラダー型に設けた点にある。第２のポリシリコン
抵抗体ｆｉｇ）（１１＋は第１のポリシリコン抵抗体（
６）と一体に形成され、第１のポリシリコン抵抗体（６
）の中間部および終端部より第１図に示す如く分枝して
形成されている。各第２のポリシリコン抵抗体αＱα】
）の長さは夫々異ならしめて形成され、所望のラッシュ
カレントを規制するために必要な抵抗値に形成されてい
る。この第２のポリシリコン抵抗体（１０１（１１）の
終端は第２図に示す如く、ＡＩ配線層０９でＮ＋型型数
散層８）（９１と夫々接続されている。
なお基板（１）は０．０１〜０．０２Ω工のＰ＋１型の
半導体基板（２）と８〜２０ΩαのＰ−型のエピタキシ
ャル層（３）とで構成され、第１のポリシリコン抵抗体
［６）は０．５ ＫΩ以上に設定され、第１のポリシリ
コン抵抗体（６）の中間部および終端部に設けた第２の
ポリシリコン抵抗体ＧＯ＋（１１）は約ＩＫΩおよび約
０．５にΩに設定されている。
半導体基板（２）と８〜２０ΩαのＰ−型のエピタキシ
ャル層（３）とで構成され、第１のポリシリコン抵抗体
［６）は０．５ ＫΩ以上に設定され、第１のポリシリ
コン抵抗体（６）の中間部および終端部に設けた第２の
ポリシリコン抵抗体ＧＯ＋（１１）は約ＩＫΩおよび約
０．５にΩに設定されている。
斯上したエピタキシャル型の基板では特公昭５８−１９
１３７号公報に示される様に相補型ＭＩＳトランジスタ
を組み込む場合に基板の寄生抵抗を除去できる極めて有
効なラッチアップ対策となる。
１３７号公報に示される様に相補型ＭＩＳトランジスタ
を組み込む場合に基板の寄生抵抗を除去できる極めて有
効なラッチアップ対策となる。
パターン的に見ると、入力パッド（４）は第１０ボリシ
リコン抵抗体（６）の一端にコンタクトを介して接続さ
れており、他端は保護されるＭＩＳ）ランジスタ（７）
のゲート電極α滲に直結されている。第１のポリシリコ
ン抵抗体（６）の中間部および終端部からは第２のポリ
シリコン抵抗体（１ｏ１ａｌ）が分枝しており、各第２
のポリシリコン抵抗体Ｃｌ０Ｉ（１１）の終端はＡ！配
配線層上介してＮ＋型拡散層ｆ８１（９１と接続されて
いる。
リコン抵抗体（６）の一端にコンタクトを介して接続さ
れており、他端は保護されるＭＩＳ）ランジスタ（７）
のゲート電極α滲に直結されている。第１のポリシリコ
ン抵抗体（６）の中間部および終端部からは第２のポリ
シリコン抵抗体（１ｏ１ａｌ）が分枝しており、各第２
のポリシリコン抵抗体Ｃｌ０Ｉ（１１）の終端はＡ！配
配線層上介してＮ＋型拡散層ｆ８１（９１と接続されて
いる。
第３図は第１図に示す本発明の入力保護回路の等価回路
図であり、入力パッド（４）に第１のポリシリコン抵抗
体（６）の一端を接続し、他端は保護されるＭＩＳ）ラ
ンジスタ（力のゲート電極α滲に接続されている。また
第１のポリシリコン抵抗体（６）の中間部および終端部
は夫々第２のポリシリコン抵抗体ＣＬＯＩＱ＋＋を介し
て逆方向のダイオードに接続されている。第２のポリシ
リコン抵抗体（１０１α１）はダイオードへのラッシュ
カレントを規制している。
図であり、入力パッド（４）に第１のポリシリコン抵抗
体（６）の一端を接続し、他端は保護されるＭＩＳ）ラ
ンジスタ（力のゲート電極α滲に接続されている。また
第１のポリシリコン抵抗体（６）の中間部および終端部
は夫々第２のポリシリコン抵抗体ＣＬＯＩＱ＋＋を介し
て逆方向のダイオードに接続されている。第２のポリシ
リコン抵抗体（１０１α１）はダイオードへのラッシュ
カレントを規制している。
次に本発明に依る入力保護回路の動作について説明する
。１００口のＰ−型のエピタキシャル層（３）に表面不
純物濃度１０ ｃＲで拡散深さ０．５μｍのＮ＋型型
数散層８１（９１で形成されたダイオードのブレークダ
ウン電圧は約２０Ｖとなる。従って第１のポリシリコン
抵抗体（６）の抵抗値は０．５にΩ以上に設定され、入
力パッド（４）に印加される入力サージ電圧が第１のポ
リシリコン抵抗体（６）の終端で約３０Ｖ以下になる様
に設計され、保護されるＭＩＳトランジスタ（７）の保
護ゲート耐圧が約４０Ｖ以下になる様に設計している。
。１００口のＰ−型のエピタキシャル層（３）に表面不
純物濃度１０ ｃＲで拡散深さ０．５μｍのＮ＋型型
数散層８１（９１で形成されたダイオードのブレークダ
ウン電圧は約２０Ｖとなる。従って第１のポリシリコン
抵抗体（６）の抵抗値は０．５にΩ以上に設定され、入
力パッド（４）に印加される入力サージ電圧が第１のポ
リシリコン抵抗体（６）の終端で約３０Ｖ以下になる様
に設計され、保護されるＭＩＳトランジスタ（７）の保
護ゲート耐圧が約４０Ｖ以下になる様に設計している。
入力サージ電圧は第１のポリシリコン抵抗体（６）でそ
のピーク電圧をなめされた後先ず第１のポリシリコン抵
抗体（６）の中間部に接続された第２のポリシリコン抵
抗体部を介してＮ＋型型数散層８）で形成されるダイオ
ードに印加されるが第２のポリシリコン抵抗体αＱの抵
抗値が太きいために入力サージ電圧の一部が基板（１）
へ抜かれる。続いて第１のポリシリコン抵抗体（６）の
終端部に接続された第２のポリシリコン抵抗体αυを介
してＮ＋型型数散層９）で形成されるダイオードに印加
され、残った入力サージ電圧を基板（１）へ抜きＭＩＳ
トランジスタ（７）のゲート保護を行う。
のピーク電圧をなめされた後先ず第１のポリシリコン抵
抗体（６）の中間部に接続された第２のポリシリコン抵
抗体部を介してＮ＋型型数散層８）で形成されるダイオ
ードに印加されるが第２のポリシリコン抵抗体αＱの抵
抗値が太きいために入力サージ電圧の一部が基板（１）
へ抜かれる。続いて第１のポリシリコン抵抗体（６）の
終端部に接続された第２のポリシリコン抵抗体αυを介
してＮ＋型型数散層９）で形成されるダイオードに印加
され、残った入力サージ電圧を基板（１）へ抜きＭＩＳ
トランジスタ（７）のゲート保護を行う。
後段に設けた第２のポリシリコン抵抗体側の抵抗値はど
低く設定し、Ｎ＋型型数散層９）で形成されたダイオー
ドから基板（１）への入力サージ電圧を抜き易くしてい
る。この結果前段のダイオード程第２のポリシリコン抵
抗体（１０）の抵抗値が大きくラッシュカレントを規制
しているので永久破壊に強くなる。
低く設定し、Ｎ＋型型数散層９）で形成されたダイオー
ドから基板（１）への入力サージ電圧を抜き易くしてい
る。この結果前段のダイオード程第２のポリシリコン抵
抗体（１０）の抵抗値が大きくラッシュカレントを規制
しているので永久破壊に強くなる。
（ト） 発明の効果
本発明に依れば、Ｐ＋型半導体基板上にＰ−型エピタキ
シャル層を設けたエピタキシャル型基板にも有効に動作
できる入力保護回路を実現できる利点を有する。
シャル層を設けたエピタキシャル型基板にも有効に動作
できる入力保護回路を実現できる利点を有する。
また本発明では第２のポリシリコン抵抗体（１０）（１
１）を第１のポリシリコン抵抗体（６）より複数個分枝
するのみで達成でき、ラッチアップ対策に有効なエピタ
キシャル型基板にも有効に動作できる入力保護回路を実
現できる利点を有する。
１）を第１のポリシリコン抵抗体（６）より複数個分枝
するのみで達成でき、ラッチアップ対策に有効なエピタ
キシャル型基板にも有効に動作できる入力保護回路を実
現できる利点を有する。
更に本発明では第２のポリシリコン抵抗体Ｇｏ）Ｑｌ）
とＮ＋型型数散層８１（９１とをラダー型に複数個配置
することにより、入力サージ電圧を徐々に基板（１）に
抜くことができる極めて永久破壊に強い入力保護回路を
実現できる利点を有する。
とＮ＋型型数散層８１（９１とをラダー型に複数個配置
することにより、入力サージ電圧を徐々に基板（１）に
抜くことができる極めて永久破壊に強い入力保護回路を
実現できる利点を有する。
更にまた本発明では第１のポリシリコン抵抗体（６）、
第２のポリシリコン抵抗体（ｌｏｔ（１１）および保護
されるＭＩＳ）ランジスタ（７）のゲート電極ａををＮ
＋型ポリシリコン層で一体的に形成でき、極めて小型の
入力保護回路を実現できる利点を有する。
第２のポリシリコン抵抗体（ｌｏｔ（１１）および保護
されるＭＩＳ）ランジスタ（７）のゲート電極ａををＮ
＋型ポリシリコン層で一体的に形成でき、極めて小型の
入力保護回路を実現できる利点を有する。
第１図は本発明に依る入力保護回路を説明する上面図、
第２図は第１図の■−■線断面図、第３図は本発明の入
力保護回路の等価回路図、第４図は従来の入力保護回路
を説明する上面図、第５図は従来の入力保護回路の等価
回路図である。 主な図番の説明 （１）はエピタキシャル型の基板、（４）は入力バッド
、（６）は第１のポリシリコン抵抗体、（７）は保護さ
れるＭＩＳ）ランジスタ、（８）（９）はＮ＋型型数散
層（ｔｏ）（１１）は第２のポリシリコン抵抗体である
。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 静 夫 第１図 第２図 銘 ３図 第４図
第２図は第１図の■−■線断面図、第３図は本発明の入
力保護回路の等価回路図、第４図は従来の入力保護回路
を説明する上面図、第５図は従来の入力保護回路の等価
回路図である。 主な図番の説明 （１）はエピタキシャル型の基板、（４）は入力バッド
、（６）は第１のポリシリコン抵抗体、（７）は保護さ
れるＭＩＳ）ランジスタ、（８）（９）はＮ＋型型数散
層（ｔｏ）（１１）は第２のポリシリコン抵抗体である
。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 静 夫 第１図 第２図 銘 ３図 第４図
Claims (1)
- （１）一導電型で高不純物濃度の半導体基板と該基板上
に設けられた一導電型で低不純物濃度のエピタキシャル
層と、 該エピタキシャル層上の絶縁層上に設けた入力パッドと
、 該入力パッドに一端を接続され、他端を保護されるＭＩ
Ｓトランジスタのゲート電極に接続された第１のポリシ
リコン抵抗体と、 前記エピタキシャル層表面に設けた複数の逆導電型の拡
散層と、 前記第１のポリシリコン抵抗体より分枝され夫々の終端
に前記拡散層を接続された複数の第２のポリシリコン抵
抗体とを具備し、前記拡散層により形成されるダイオー
ドに流入する電流を前記第２のポリシリコン抵抗体で規
制することを特徴とする入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60202348A JPS6262560A (ja) | 1985-09-12 | 1985-09-12 | 入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60202348A JPS6262560A (ja) | 1985-09-12 | 1985-09-12 | 入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6262560A true JPS6262560A (ja) | 1987-03-19 |
Family
ID=16456043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60202348A Pending JPS6262560A (ja) | 1985-09-12 | 1985-09-12 | 入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6262560A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56108267A (en) * | 1980-01-31 | 1981-08-27 | Nec Corp | Insulated-gate field-effect semiconductor device |
| JPS5815277A (ja) * | 1981-07-21 | 1983-01-28 | Toshiba Corp | 入力保護回路 |
| JPS599955A (ja) * | 1982-07-07 | 1984-01-19 | Nec Corp | 相補型絶縁ゲ−ト電界効果半導体集積回路装置 |
-
1985
- 1985-09-12 JP JP60202348A patent/JPS6262560A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56108267A (en) * | 1980-01-31 | 1981-08-27 | Nec Corp | Insulated-gate field-effect semiconductor device |
| JPS5815277A (ja) * | 1981-07-21 | 1983-01-28 | Toshiba Corp | 入力保護回路 |
| JPS599955A (ja) * | 1982-07-07 | 1984-01-19 | Nec Corp | 相補型絶縁ゲ−ト電界効果半導体集積回路装置 |
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