JPS6271275A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6271275A JPS6271275A JP60211419A JP21141985A JPS6271275A JP S6271275 A JPS6271275 A JP S6271275A JP 60211419 A JP60211419 A JP 60211419A JP 21141985 A JP21141985 A JP 21141985A JP S6271275 A JPS6271275 A JP S6271275A
- Authority
- JP
- Japan
- Prior art keywords
- node
- input
- transistor
- integrated circuit
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/212—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only capacitors
- H10D84/217—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only capacitors of only conductor-insulator-semiconductor capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/87—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of PN-junction gate FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/40—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials
- H10P14/416—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials of highly doped semiconductor materials, e.g. polysilicon layers or amorphous silicon layers
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Amplifiers (AREA)
- Protection Of Static Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は絶縁ゲート型電界効果トランジスタによって
構成された半導体集積回路に係り、入力端子に印加され
るサージ電圧から入力トランジスタのゲートを保護する
ための入力保護回路が設けられた半導体集積回路に関す
る。
構成された半導体集積回路に係り、入力端子に印加され
るサージ電圧から入力トランジスタのゲートを保護する
ための入力保護回路が設けられた半導体集積回路に関す
る。
［発明の技術的背景〕
絶縁ゲート型電界効果トランジスタ、例えばＭ ＯＳ
ｉ”ランジスタを用いて構成されている半導体集積回路
では、入力端子に印加されるサージ電圧による内部回路
、特に入力トランジスタのゲートの絶縁破壊を防止する
ために入力保護回路が内蔵されている。
ｉ”ランジスタを用いて構成されている半導体集積回路
では、入力端子に印加されるサージ電圧による内部回路
、特に入力トランジスタのゲートの絶縁破壊を防止する
ために入力保護回路が内蔵されている。
第７図は従来の半導体集積回路に内蔵されている入力保
護回路を示す。第７図において、入力端子５１と入力ト
ランジスタ５２のゲートとの間には入力保護抵抗５３が
挿入されている。この抵抗５３は例えば半導体基板上に
フィールド酸化膜を介して設けられた多結晶シリコン層
または半導体基板内に形成された拡散層等で構成されて
いる。上記抵抗５３の一端および入力トランジスタ５２
のゲートが接続されているノード５４には保護素子とし
てのトランジスタ５５のソース、ドレインの一端が接続
されている。このトランジスタ５５のソース、ドレイン
の他端およびゲートは共にアース（！！！準電位Ｖｓｓ
）に接続されている。
護回路を示す。第７図において、入力端子５１と入力ト
ランジスタ５２のゲートとの間には入力保護抵抗５３が
挿入されている。この抵抗５３は例えば半導体基板上に
フィールド酸化膜を介して設けられた多結晶シリコン層
または半導体基板内に形成された拡散層等で構成されて
いる。上記抵抗５３の一端および入力トランジスタ５２
のゲートが接続されているノード５４には保護素子とし
てのトランジスタ５５のソース、ドレインの一端が接続
されている。このトランジスタ５５のソース、ドレイン
の他端およびゲートは共にアース（！！！準電位Ｖｓｓ
）に接続されている。
このような保護回路では、入力端子５１にサージ電圧が
印加されたとき、ノード５４に存在する寄生容量Ｃと抵
抗５３の抵抗値Ｒとで決まる時定数τ−Ｃ−Ｒによって
入力サージのピーク電圧が下げられる。また、トランジ
スタ５５のバンチスルーまたはサーフェイスブレークダ
ウン特性を利用してサージの電荷がアースに逃がされる
。これにより、ノード５４の電圧が低下Ｌ、入力トラン
ジスタ５２のゲートと基板等との簡に加わる電界強度が
小さくされ、入力トランジスタ５２のゲート酸化膜の絶
縁破壊等が防止される。
印加されたとき、ノード５４に存在する寄生容量Ｃと抵
抗５３の抵抗値Ｒとで決まる時定数τ−Ｃ−Ｒによって
入力サージのピーク電圧が下げられる。また、トランジ
スタ５５のバンチスルーまたはサーフェイスブレークダ
ウン特性を利用してサージの電荷がアースに逃がされる
。これにより、ノード５４の電圧が低下Ｌ、入力トラン
ジスタ５２のゲートと基板等との簡に加わる電界強度が
小さくされ、入力トランジスタ５２のゲート酸化膜の絶
縁破壊等が防止される。
［背景技術の問題点］
第７図のような構成の入力保護回路の等価回路図は第８
図で示される。第８図中の抵抗５６は基板における広が
り抵抗であり、その抵抗値Ｒｂは通常の集積回路では５
０Ω程度である。ここで第８図の等両回路において、入
力端子５１にＶｏのサージが印加されたとき、ノード５
４すなわち入力トランジスタ５２のゲートに加わる雪圧
Ｖｃは次式で表わされる。
図で示される。第８図中の抵抗５６は基板における広が
り抵抗であり、その抵抗値Ｒｂは通常の集積回路では５
０Ω程度である。ここで第８図の等両回路において、入
力端子５１にＶｏのサージが印加されたとき、ノード５
４すなわち入力トランジスタ５２のゲートに加わる雪圧
Ｖｃは次式で表わされる。
通常のＭＣＳトランジスタのゲート酸化膜は７ないし８
（ＭＶ／ｃｍ）の電界強度で破壊することが知られで
いる。この電界強度の値は入力トランジスタ５２のゲー
ト絶縁膜の膜厚とノード５４の電圧に依存する。そこで
、入力トランジスタ５２のゲート・絶縁膜が破壊されな
いようにするため、抵抗５３の値Ｒを調整してノード５
４の電圧を低く調整する必要がある。
（ＭＶ／ｃｍ）の電界強度で破壊することが知られで
いる。この電界強度の値は入力トランジスタ５２のゲー
ト絶縁膜の膜厚とノード５４の電圧に依存する。そこで
、入力トランジスタ５２のゲート・絶縁膜が破壊されな
いようにするため、抵抗５３の値Ｒを調整してノード５
４の電圧を低く調整する必要がある。
ところで、今日では集積回路の微細化が進み、ＭＯＳト
ランジスタのゲート絶縁膜の厚みが急速に薄くなってき
ている。そこで、このように薄いゲート絶縁膜が破壊さ
れないようにするにはゲート電圧を例えば３０Ｖ以下に
設定しなければならない、、基板における広がり抵抗値
Ｒｂは基板固有の値であり、これを変化させることはで
きない。
ランジスタのゲート絶縁膜の厚みが急速に薄くなってき
ている。そこで、このように薄いゲート絶縁膜が破壊さ
れないようにするにはゲート電圧を例えば３０Ｖ以下に
設定しなければならない、、基板における広がり抵抗値
Ｒｂは基板固有の値であり、これを変化させることはで
きない。
このため、ノード５４の電圧を低くするには、前記第１
式により、入力保護抵抗５３の値Ｒを大きく設定する必
要がある。ところが、この抵抗値を大きくすると、この
抵抗５３を多結晶シリコン層で構成した場合にはその下
のフィールド酸化膜の絶縁破壊が、またこの抵抗５３を
拡散層で構成した場合には基板との間の接合破壊がそれ
ぞれ生じる恐れがある。例えば、製造工程等で集積回路
のパッケージに帯電する静電気は２０００Ｖないし３０
００■にも達する。このとき、上記のような入力保護回
路のノード５４に加わる電圧を計算してみる。いま入力
端子５１に３０００Ｖのサージ電圧が印加された場合に
、基板にあける広がり抵抗値Ｒｂの値を５０ΩとＬ、か
つノード５４の電圧ＶＣが２０Ｖ以下となるようなＲの
値を第１式から計算すると７．４５にΩ以上となる。
式により、入力保護抵抗５３の値Ｒを大きく設定する必
要がある。ところが、この抵抗値を大きくすると、この
抵抗５３を多結晶シリコン層で構成した場合にはその下
のフィールド酸化膜の絶縁破壊が、またこの抵抗５３を
拡散層で構成した場合には基板との間の接合破壊がそれ
ぞれ生じる恐れがある。例えば、製造工程等で集積回路
のパッケージに帯電する静電気は２０００Ｖないし３０
００■にも達する。このとき、上記のような入力保護回
路のノード５４に加わる電圧を計算してみる。いま入力
端子５１に３０００Ｖのサージ電圧が印加された場合に
、基板にあける広がり抵抗値Ｒｂの値を５０ΩとＬ、か
つノード５４の電圧ＶＣが２０Ｖ以下となるようなＲの
値を第１式から計算すると７．４５にΩ以上となる。
他方、この種のミル＜ＭＩＬ）ｍ格である入力抵抗が１
．５にΩ、入力容量が１００ｐＦの条件下における試験
法において、サージ耐量が１２００Ｖ以上あれば集積回
路として問題がないといわれている。
．５にΩ、入力容量が１００ｐＦの条件下における試験
法において、サージ耐量が１２００Ｖ以上あれば集積回
路として問題がないといわれている。
このミル規格で上記第７図の入力保護回路を試験する場
合の試験回路の等価回路図を第９図に示す。第９図にお
いて抵抗５７および容！！５８はそれぞれ１．５にΩ、
１０００Ｆの入力抵抗および入力容量である。この試験
回路で入力保護抵抗５３が絶縁破壊を起こさないＲの値
の上限を、膜厚６０００人のフィールド酸化膜の耐圧か
ら求める。
合の試験回路の等価回路図を第９図に示す。第９図にお
いて抵抗５７および容！！５８はそれぞれ１．５にΩ、
１０００Ｆの入力抵抗および入力容量である。この試験
回路で入力保護抵抗５３が絶縁破壊を起こさないＲの値
の上限を、膜厚６０００人のフィールド酸化膜の耐圧か
ら求める。
すなわち、膜厚が６０００人のフィールド酸化膜の電界
強度を７ （ＭＶ／ｃｍ）以下にするためには、フィー
ルド酸化膜の印加電圧は４００Ｖ以下に設定する必要が
ある。この場合のＲの値の上限は１にΩとなる。ところ
が、ノード５４の電圧ＶＣを２０Ｖ以下にするためには
上記のようにＲの値を７．４５にΩ以上にする必要があ
り、このような値では入力保護抵抗５３の下部のフィー
ルド酸化膜には絶縁破壊が生じてしまう。またこの抵抗
値Ｒを上記のような理由で大きくしなければならないの
で、前記時定数τが増大Ｌ、通常動作時における入力信
号の波形がなまって高速化等の障害ともなる。従って、
抵抗５３の値Ｒを限りなく大きくすることができないの
で、ノード５４の電圧が高くなり、入力トランジスタ５
２のみならず、入力保護用トランジスタ５５のサージ耐
量も低下することになる。
強度を７ （ＭＶ／ｃｍ）以下にするためには、フィー
ルド酸化膜の印加電圧は４００Ｖ以下に設定する必要が
ある。この場合のＲの値の上限は１にΩとなる。ところ
が、ノード５４の電圧ＶＣを２０Ｖ以下にするためには
上記のようにＲの値を７．４５にΩ以上にする必要があ
り、このような値では入力保護抵抗５３の下部のフィー
ルド酸化膜には絶縁破壊が生じてしまう。またこの抵抗
値Ｒを上記のような理由で大きくしなければならないの
で、前記時定数τが増大Ｌ、通常動作時における入力信
号の波形がなまって高速化等の障害ともなる。従って、
抵抗５３の値Ｒを限りなく大きくすることができないの
で、ノード５４の電圧が高くなり、入力トランジスタ５
２のみならず、入力保護用トランジスタ５５のサージ耐
量も低下することになる。
［発明の目的］
この発明は上記のような事情を考慮してなされたもので
ありその目的は、入力保護回路が設けられた半導体集積
回路において、入力端子にサージ電圧が印加されたとき
、入力保護回路自体の破壊を伴わずに、この端子に接続
された入力トランジスタのゲートに加わる電圧の低減化
を図ることができ、もってサージ耐量の向上を実現する
ことができる半導体集積回路を提供することにある。
ありその目的は、入力保護回路が設けられた半導体集積
回路において、入力端子にサージ電圧が印加されたとき
、入力保護回路自体の破壊を伴わずに、この端子に接続
された入力トランジスタのゲートに加わる電圧の低減化
を図ることができ、もってサージ耐量の向上を実現する
ことができる半導体集積回路を提供することにある。
［発明の概要］
上記目的を達成するためこの発明にあっては、多結晶シ
リコンで構成された第１の抵抗素子を入力端子と第１の
ノードとの間に接続Ｌ、第１のノードと第２のノードと
の間に第２の抵抗素子を接続Ｌ、上記第２のノードには
入力トランジスタのゲートを結合Ｌ、上記入力トランジ
スタのソースもしくはドレイン領域の拡散深さよりも深
い拡散領域を持つＰＮ接合素子の一端を上記第１のノー
ドに接続Ｌ、さらに上記第２のノードと基準電位点との
間にｉランジスタもしくはゲートコントロールダイオー
ドからなる保護素子を挿入するようにしている。
リコンで構成された第１の抵抗素子を入力端子と第１の
ノードとの間に接続Ｌ、第１のノードと第２のノードと
の間に第２の抵抗素子を接続Ｌ、上記第２のノードには
入力トランジスタのゲートを結合Ｌ、上記入力トランジ
スタのソースもしくはドレイン領域の拡散深さよりも深
い拡散領域を持つＰＮ接合素子の一端を上記第１のノー
ドに接続Ｌ、さらに上記第２のノードと基準電位点との
間にｉランジスタもしくはゲートコントロールダイオー
ドからなる保護素子を挿入するようにしている。
「発明の実施例］
以下、図面を参照してこの発明の一実施例を説明する。
第１図ばこの発明の一実施例に係る半導体集積回路の入
力保護回路部分の構成を示す回路図である。入力端子１
１と第１のノード１２との間には抵抗１３が挿入されて
いる。この抵抗１３は半導体基板上にフィールド酸化膜
を介して設けられた多結晶シリコン層で構成され、その
抵抗値は５００Ωから１．５ＫＯの範囲の例えば１にΩ
に設定されている。また上記第１のノード１２と第２の
ノード１４との間には、半導体基板上にフィールド酸化
膜を介して設けられた多結晶シリコン層で構成され、抵
抗値が１００Ωから３００Ωの範囲の例えば２５０Ωに
設定された抵抗１５が挿入されている。
力保護回路部分の構成を示す回路図である。入力端子１
１と第１のノード１２との間には抵抗１３が挿入されて
いる。この抵抗１３は半導体基板上にフィールド酸化膜
を介して設けられた多結晶シリコン層で構成され、その
抵抗値は５００Ωから１．５ＫＯの範囲の例えば１にΩ
に設定されている。また上記第１のノード１２と第２の
ノード１４との間には、半導体基板上にフィールド酸化
膜を介して設けられた多結晶シリコン層で構成され、抵
抗値が１００Ωから３００Ωの範囲の例えば２５０Ωに
設定された抵抗１５が挿入されている。
さらに上記第２のノード１４と、入力トランジスタ１６
のゲートが接続されている第３のノード１７との間には
、半導体基板上にフィールド酸化膜を介して設けられた
多結晶シリコン層で構成され、抵抗値が例えば１００Ω
から２００Ωの範囲に設定された抵抗１８が挿入されて
いる。
のゲートが接続されている第３のノード１７との間には
、半導体基板上にフィールド酸化膜を介して設けられた
多結晶シリコン層で構成され、抵抗値が例えば１００Ω
から２００Ωの範囲に設定された抵抗１８が挿入されて
いる。
上記第１のノード１２には、例えば０．３μｍ程度の深
さに調整されている上記入力トランジスタ１６のソース
、ドレインの拡散領域よりも深い、例えば０．５μｍな
いし２．０μｍの範囲の深さに拡散されたｎ型拡散領域
を持つＰＮ接合ダイオード１９のカソードが接続されて
いる。このダイオード１９のｐ型頭域として例えばｐ型
基板が使用されており、その度合面積は例えば２−００
０μｍ２ないし３０００μｍ２程度にされている。ぞし
てこの基板はアース（Ｖｓｓ）に接続されている。上記
第２のノード１４にはＭｏＳトランジスタ２０のドレイ
ンが接続されている。このトランジスタ２０のソースお
よびゲートは共にアースに接続されている。
さに調整されている上記入力トランジスタ１６のソース
、ドレインの拡散領域よりも深い、例えば０．５μｍな
いし２．０μｍの範囲の深さに拡散されたｎ型拡散領域
を持つＰＮ接合ダイオード１９のカソードが接続されて
いる。このダイオード１９のｐ型頭域として例えばｐ型
基板が使用されており、その度合面積は例えば２−００
０μｍ２ないし３０００μｍ２程度にされている。ぞし
てこの基板はアース（Ｖｓｓ）に接続されている。上記
第２のノード１４にはＭｏＳトランジスタ２０のドレイ
ンが接続されている。このトランジスタ２０のソースお
よびゲートは共にアースに接続されている。
第２図は上記実施例回路で各保護素子がブレークダウン
した後の等価回路図である。上記第１のノード１２およ
び第２のノード１４には基板における広がり抵抗２１．
２２それぞれの一端が接続されている。そして上記両抵
抗２１．２２の他端はアース（基板）に接続されている
。
した後の等価回路図である。上記第１のノード１２およ
び第２のノード１４には基板における広がり抵抗２１．
２２それぞれの一端が接続されている。そして上記両抵
抗２１．２２の他端はアース（基板）に接続されている
。
このような構成において、入力端子１１にサージ電圧Ｖ
Ｏが印加されたときに第２のノード１４には、このサー
ジ電圧ＶＯが第１、第２の抵抗１３．１５および基板の
広がり抵抗２１．２２によって分割された電圧ＶＣが印
加される。ここで第２図において、サージ電圧■０が印
加された際に抵抗１３に流れる電流を■、抵抗２１に流
れる電流を１１および抵抗２２に流れる電流を１２とＬ
、抵抗１３．１５の値をＲ１、Ｒ２、抵抗２１と２２の
値をＲｂとしたときに第２のノード１４に印加される電
圧ＶＣを計算する。
Ｏが印加されたときに第２のノード１４には、このサー
ジ電圧ＶＯが第１、第２の抵抗１３．１５および基板の
広がり抵抗２１．２２によって分割された電圧ＶＣが印
加される。ここで第２図において、サージ電圧■０が印
加された際に抵抗１３に流れる電流を■、抵抗２１に流
れる電流を１１および抵抗２２に流れる電流を１２とＬ
、抵抗１３．１５の値をＲ１、Ｒ２、抵抗２１と２２の
値をＲｂとしたときに第２のノード１４に印加される電
圧ＶＣを計算する。
抵抗２２に流れる電１１２はノード１４の電圧ＶＣをそ
の抵抗値Ｒｂで割ったものとなるので、電流Ｉ２は次式
で与えられる。
の抵抗値Ｒｂで割ったものとなるので、電流Ｉ２は次式
で与えられる。
また、電流■１が流れる抵抗２１の両端における電圧降
下は、直列接続された抵抗１５＆３よび２２における電
圧降下と等しいので次式が成立する。
下は、直列接続された抵抗１５＆３よび２２における電
圧降下と等しいので次式が成立する。
Ｉｌｌ ・Ｉ １−（Ｒ２＋Ｒｂ）Ｉ ２ ・・
・３また抵抗１３に流れる電？ｉ１１は抵抗１３．１５
．２１．２２の合成抵抗値でサージ電圧ＶＯを削ったも
のとなるので、次式が成立する。
・３また抵抗１３に流れる電？ｉ１１は抵抗１３．１５
．２１．２２の合成抵抗値でサージ電圧ＶＯを削ったも
のとなるので、次式が成立する。
また、電流Ｉは電流１１と１２とに分流されているので
、次式が成立する。
、次式が成立する。
１−１１＋１２ ・・・・・・５い
ま、第１の抵抗１３の値は１にΩに設定されており、サ
ージ電圧■０が３０００Ｖ、基板の広がり抵抗２１およ
び２２の値がそれぞれ５０Ωである場合に、ノード１４
の電圧ＶＣが入力トランジスタ１６のゲート絶縁膜が破
壊されない程度の２０Ｖにされる抵抗１５の値Ｒ２を求
めてみる。
ま、第１の抵抗１３の値は１にΩに設定されており、サ
ージ電圧■０が３０００Ｖ、基板の広がり抵抗２１およ
び２２の値がそれぞれ５０Ωである場合に、ノード１４
の電圧ＶＣが入力トランジスタ１６のゲート絶縁膜が破
壊されない程度の２０Ｖにされる抵抗１５の値Ｒ２を求
めてみる。
上記２式にＲｂの１１５０Ωとノード１４の電圧Ｖｃの
値２０Ｖを代入すると次の式が得られる。
値２０Ｖを代入すると次の式が得られる。
ざらに上記６式で得られた電流１２の値０．４ＡとＲｂ
の値５０Ωとを代入１ノ、これを１１についてまとめる
と次の式が得られる。
の値５０Ωとを代入１ノ、これを１１についてまとめる
と次の式が得られる。
次に上記第７式で表わされる１１と、前記第４式で与え
られる■とを前記第５式に代入すると次の第８式が得ら
れる。
られる■とを前記第５式に代入すると次の第８式が得ら
れる。
ここで、Ｒ２＋５０−γとすると、上記第８式は次式の
ように書き改められる。
ように書き改められる。
そして、上記第９式をまとめると、次のような２次方程
式が得られる。
式が得られる。
８．４７２−２１８０７−１３０００−０・・・１０こ
れをγについて解くと、γは約３０９．５となる。Ｒ２
の値はこの値から５０を差し引いたものとなるので、Ｒ
２は最終的には２５９．５Ω、つまり約２５０Ωとなる
。
れをγについて解くと、γは約３０９．５となる。Ｒ２
の値はこの値から５０を差し引いたものとなるので、Ｒ
２は最終的には２５９．５Ω、つまり約２５０Ωとなる
。
このように、抵抗１３の値Ｒ１が１にΩ、抵抗１５の値
Ｒ２が２５０Ωに設定されているときに入力端子１１に
３０００Ｖのサージ電圧ＶＯが印加された場合、ノード
１４の電圧ＶＣは入力トランジスタ１６のゲート絶縁膜
が破壊しない２０Ｖ程度の低い値にされる。従って、サ
ージ電圧印加時に入力トランジスタ１６のゲート絶縁膜
は破壊から保護される。
Ｒ２が２５０Ωに設定されているときに入力端子１１に
３０００Ｖのサージ電圧ＶＯが印加された場合、ノード
１４の電圧ＶＣは入力トランジスタ１６のゲート絶縁膜
が破壊しない２０Ｖ程度の低い値にされる。従って、サ
ージ電圧印加時に入力トランジスタ１６のゲート絶縁膜
は破壊から保護される。
第３図は上記実施例回路で各保護素子がブレークダウン
する前の等価回路図である。図おいて容量２３はノード
１２に存在している寄生容量であり、主にダイオード１
９の拡散領域による接合部■である。また、容量２４は
ノード１４に存在している寄生容量、２５はノード１７
に存在している寄生容量であり、この容１２５は主に入
力トランジスタ１６のゲート容量である。
する前の等価回路図である。図おいて容量２３はノード
１２に存在している寄生容量であり、主にダイオード１
９の拡散領域による接合部■である。また、容量２４は
ノード１４に存在している寄生容量、２５はノード１７
に存在している寄生容量であり、この容１２５は主に入
力トランジスタ１６のゲート容量である。
サージ印加時、ノード１２については上記ノード１４よ
りも高い電圧となる。ところが、このノード１２には通
常のＭｏＳトランジスタにおける拡散領域よりも深い拡
散領域を持つダイオード１９が接続されている。このよ
うに深い拡散領域を持つダイオードは接合破壊を起こし
にくいので、容易に破壊されることはない。またこのダ
イオード１９は接合面積が十分大きくされているために
上記寄生容量２３の値は大きなものとなっている。この
ため、サージ印加時、ノード１２では抵抗１３と容１２
３によってピーク電圧を低下させることができる。しか
も抵抗１３の値Ｒ１を小さくすることができるので、こ
の場合の時定数を小さくすることができ、従来のように
時定数の増大による通常動作時における入力信号の波形
のなまりは発生しない。従って、高速化等の障害は発生
しない。
りも高い電圧となる。ところが、このノード１２には通
常のＭｏＳトランジスタにおける拡散領域よりも深い拡
散領域を持つダイオード１９が接続されている。このよ
うに深い拡散領域を持つダイオードは接合破壊を起こし
にくいので、容易に破壊されることはない。またこのダ
イオード１９は接合面積が十分大きくされているために
上記寄生容量２３の値は大きなものとなっている。この
ため、サージ印加時、ノード１２では抵抗１３と容１２
３によってピーク電圧を低下させることができる。しか
も抵抗１３の値Ｒ１を小さくすることができるので、こ
の場合の時定数を小さくすることができ、従来のように
時定数の増大による通常動作時における入力信号の波形
のなまりは発生しない。従って、高速化等の障害は発生
しない。
同様に、ノード１４における電圧は抵抗１５と容量２４
とに応じた時定数で、ノード１７における電圧は抵抗１
８と容量２５とに応じた時定数でピーク電圧をそれぞれ
低下させることができ、これにより保護用のトランジス
タ２０と入力トランジスタ１Ｇを保護することができる
。
とに応じた時定数で、ノード１７における電圧は抵抗１
８と容量２５とに応じた時定数でピーク電圧をそれぞれ
低下させることができ、これにより保護用のトランジス
タ２０と入力トランジスタ１Ｇを保護することができる
。
また、上記実施例回路によれば、一端が入力端子１１に
接続されている抵抗１３を拡散層ではなく、半導体基板
上にフィールド酸化膜を介して設けられた多結晶シリコ
ン層で構成するようにしている。
接続されている抵抗１３を拡散層ではなく、半導体基板
上にフィールド酸化膜を介して設けられた多結晶シリコ
ン層で構成するようにしている。
この抵抗１３を多結晶シリコン層で構成する理由は次の
通りである。すなわち、この抵抗１３の一端には入力端
子１１に印加されるサージ電圧がそのまま印加される。
通りである。すなわち、この抵抗１３の一端には入力端
子１１に印加されるサージ電圧がそのまま印加される。
一般にＰＮ接合の耐圧は低い。このため、抵抗１３を拡
散層で構成すると、サージ電圧印加時に入力端子１１と
拡散層の接合部が最初にブレークダウＬ、電流が接続部
に集中するため、基板との間で接合破壊が生じ易くなり
、一度、破壊が生じるとその後は使用することができな
くなる。
散層で構成すると、サージ電圧印加時に入力端子１１と
拡散層の接合部が最初にブレークダウＬ、電流が接続部
に集中するため、基板との間で接合破壊が生じ易くなり
、一度、破壊が生じるとその後は使用することができな
くなる。
これに対Ｌ、基板との間に膜厚の厚いフィールド酸化膜
が介在している多結晶シリコン層で構成された抵抗は耐
圧が十分に高く、破壊されにくい。
が介在している多結晶シリコン層で構成された抵抗は耐
圧が十分に高く、破壊されにくい。
第４図は上記実施例におけるダイオード１９の平面形状
を示すパターン平面図であり、第５図はその断面図であ
る。このダイオード１９はｐ型の半導体基板３１内にｎ
型拡散領域３２を形成することにより構成されている。
を示すパターン平面図であり、第５図はその断面図であ
る。このダイオード１９はｐ型の半導体基板３１内にｎ
型拡散領域３２を形成することにより構成されている。
そして、ｎ型拡散領Ｒ３２上に多結晶シリコン層３３を
堆積形成Ｌ、これをバターニングＬ、さらに不純物を所
定の濃度に導入して抵抗値の調整を行なうことによって
前記抵抗１３．１５およびｎ型拡散領域３２に対するダ
イレクト・コンタクトを形成している。
堆積形成Ｌ、これをバターニングＬ、さらに不純物を所
定の濃度に導入して抵抗値の調整を行なうことによって
前記抵抗１３．１５およびｎ型拡散領域３２に対するダ
イレクト・コンタクトを形成している。
ここで、このダイオードにおける拡散領域３２の平面形
状は略方形にされ、このダイオードにおいて電流が流れ
る方向と平行な方向（図中、Ｘ方向）の辺の長さをＬと
Ｌ、これと直交する方向（図中、Ｙ方向）の辺の長さを
Ｗとすると、Ｌ＜Ｗとなるように辺の長さしとＷが設定
されている。このようにｌ！流が流れる方向と直交する
方向の辺の長さＷを長くすることにより、ダイオードに
おける電界の集中が緩和され、破壊に対して強くするこ
とができる。
状は略方形にされ、このダイオードにおいて電流が流れ
る方向と平行な方向（図中、Ｘ方向）の辺の長さをＬと
Ｌ、これと直交する方向（図中、Ｙ方向）の辺の長さを
Ｗとすると、Ｌ＜Ｗとなるように辺の長さしとＷが設定
されている。このようにｌ！流が流れる方向と直交する
方向の辺の長さＷを長くすることにより、ダイオードに
おける電界の集中が緩和され、破壊に対して強くするこ
とができる。
第６図は上記実施例におけるダイオード１９の異なる平
面形状を示すパターン平面図である。このダイオードで
はＸ方向の辺の長さしと、これと直交するＹ方向の辺の
長さをＷとの間で、Ｌ≧Ｗとなるように辺の長さを設定
している。このように辺の長さＬを長くすることにより
、ダイオードのＰＮ接合による寄生容量と寄生抵抗を分
布定数的に設け、これによってピーク電圧を順次低下さ
せるとともにサージの電荷をアースに放電させるように
したものである。
面形状を示すパターン平面図である。このダイオードで
はＸ方向の辺の長さしと、これと直交するＹ方向の辺の
長さをＷとの間で、Ｌ≧Ｗとなるように辺の長さを設定
している。このように辺の長さＬを長くすることにより
、ダイオードのＰＮ接合による寄生容量と寄生抵抗を分
布定数的に設け、これによってピーク電圧を順次低下さ
せるとともにサージの電荷をアースに放電させるように
したものである。
このように上記実施例回路によれば、入力端子にサージ
電圧が印加されたとき、入力保護回路自体の破壊を伴わ
ずに、この端子に接続された入力トランジスタのゲート
に加わる電圧の低減化を図ることができ、もってサージ
耐量の向上を実現することができる。さらに通常動作時
における高速化の妨げることなしに高電圧の入力サージ
を十分抑制することができる。
電圧が印加されたとき、入力保護回路自体の破壊を伴わ
ずに、この端子に接続された入力トランジスタのゲート
に加わる電圧の低減化を図ることができ、もってサージ
耐量の向上を実現することができる。さらに通常動作時
における高速化の妨げることなしに高電圧の入力サージ
を十分抑制することができる。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記実施例では・保護素子としてＭｏＳトランジスタ２
０を使用する場合について説明したが、これはＭＯＳト
ランジスタのソースもしくはドレインがないようなゲー
トコントロールダイオードを使用するようにしてもよい
。
種々の変形が可能であることはいうまでもない。例えば
上記実施例では・保護素子としてＭｏＳトランジスタ２
０を使用する場合について説明したが、これはＭＯＳト
ランジスタのソースもしくはドレインがないようなゲー
トコントロールダイオードを使用するようにしてもよい
。
［発明の効果コ
以上説明したようにこの発明によれば、入力保護回路が
設けられた半導体集積回路において、入力端子にサージ
電圧が印加されたとき、入力保護回路自体の破壊を伴わ
ずに、この端子に接続された入力トランジスタのゲート
に加わる電圧の低減化を図ることができ、もってサージ
耐量の向上を実現することができる半導体集積回路を提
供することができる。
設けられた半導体集積回路において、入力端子にサージ
電圧が印加されたとき、入力保護回路自体の破壊を伴わ
ずに、この端子に接続された入力トランジスタのゲート
に加わる電圧の低減化を図ることができ、もってサージ
耐量の向上を実現することができる半導体集積回路を提
供することができる。
第１図はこの発明の一実施例に係る構成を示す回路図、
第２図および第３図はそれぞれ上記実施例回路の等価回
路図、第４図は上記実施例回路の一部分のパターン平面
図、第５図は第４図の回路部分の断面図、第６図は上記
実施例回路の一部分の異なるパターン平面図、第７図は
従来回路の回路図、第８図はその等価回路図、第９図は
上記従来回路を試験する場合の試験回路の回路図である
。 １１・・・入力端子、１２・・・第１のノード、１３．
１５．１８・・・抵抗、１４・・・第２のノード、１６
・・・入力トランジスタ、１９・・・ダイオード、２０
・・・ＭｏＳトランジスタ、２１、２２・・・基板の広
がり抵抗、２３．２４．２５・・・奇生容量、３１・・
・ｐ型の半導体基板、３２・・・ｎ型拡散領域、３３・
・・多結晶シリコン層。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図 １に５図 Ｚ 第６図
第２図および第３図はそれぞれ上記実施例回路の等価回
路図、第４図は上記実施例回路の一部分のパターン平面
図、第５図は第４図の回路部分の断面図、第６図は上記
実施例回路の一部分の異なるパターン平面図、第７図は
従来回路の回路図、第８図はその等価回路図、第９図は
上記従来回路を試験する場合の試験回路の回路図である
。 １１・・・入力端子、１２・・・第１のノード、１３．
１５．１８・・・抵抗、１４・・・第２のノード、１６
・・・入力トランジスタ、１９・・・ダイオード、２０
・・・ＭｏＳトランジスタ、２１、２２・・・基板の広
がり抵抗、２３．２４．２５・・・奇生容量、３１・・
・ｐ型の半導体基板、３２・・・ｎ型拡散領域、３３・
・・多結晶シリコン層。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図 １に５図 Ｚ 第６図
Claims (7)
- （１）入力端子と、この入力端子に一端が接続され他端
が第１のノードに接続され、多結晶シリコンで構成され
た第１の抵抗素子と、一端が上記第１のノードに接続さ
れ他端が第２のノードに接続された第２の抵抗素子と、
上記第２のノードに接続された入力トランジスタと、一
端が上記第１のノードに接続され、上記入力トランジス
タのソースもしくはドレイン領域の拡散深さよりも深い
拡散領域を持つＰＮ接合素子と、上記第２のノードと基
準電位点との間に挿入された保護素子とを具備したこと
を特徴とする半導体集積回路。 - （２）前記第２のノードと前記入力トランジスタとの間
に第３の抵抗素子が挿入されている特許請求の範囲第１
項に記載の半導体集積回路。 - （３）前記保護素子がＭＯＳトランジスタで構成された
特許請求の範囲第１項に記載の半導体集積回路。 - （４）前記保護素子がゲートコントロールダイオードで
構成された特許請求の範囲第１項に記載の半導体集積回
路。 - （５）前記第１の抵抗素子の値が５００Ωないし１．５
ＫΩの範囲に設定され、前記第２の抵抗素子の値が１０
０Ωないし３００Ωの範囲に設定されており、前記ＰＮ
接合素子の拡散領域の深さが０．５μｍないし２．０μ
ｍの範囲に設定されかつこの拡散領域の接合面積が２０
００μｍ＾２以上に設定されている特許請求の範囲第１
項に記載の半導体集積回路。 - （６）前記ＰＮ接合素子の拡散領域の平面形状が略方形
をなし、この拡散領域において電流が流れる方向と平行
な方向の辺の長さをＬ、これと直交する方向での辺の長
さをＷとしたときに、Ｌ＜Ｗなる関係を満たすように各
辺の長さが設定されている特許請求の範囲第１項に記載
の半導体集積回路。 - （７）前記ＰＮ接合素子の拡散領域の平面形状が略方形
をなし、この拡散領域において電流が流れる方向と平行
な方向の辺の長さをＬ、これと直交する方向での辺の長
さをＷとしたときに、Ｌ≧Ｗなる関係を満たすように各
辺の長さが設定されている特許請求の範囲第１項に記載
の半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60211419A JPS6271275A (ja) | 1985-09-25 | 1985-09-25 | 半導体集積回路 |
| KR1019860008018A KR910003834B1 (ko) | 1985-09-25 | 1986-09-25 | Mos트랜지스터회로 |
| DE8686113189T DE3676259D1 (de) | 1985-09-25 | 1986-09-25 | Geschuetzte mos-transistorschaltung. |
| EP86113189A EP0215493B1 (en) | 1985-09-25 | 1986-09-25 | Protected mos transistor circuit |
| US07/219,805 US4893159A (en) | 1985-09-25 | 1988-07-13 | Protected MOS transistor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60211419A JPS6271275A (ja) | 1985-09-25 | 1985-09-25 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6271275A true JPS6271275A (ja) | 1987-04-01 |
| JPH0518469B2 JPH0518469B2 (ja) | 1993-03-12 |
Family
ID=16605642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60211419A Granted JPS6271275A (ja) | 1985-09-25 | 1985-09-25 | 半導体集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4893159A (ja) |
| EP (1) | EP0215493B1 (ja) |
| JP (1) | JPS6271275A (ja) |
| KR (1) | KR910003834B1 (ja) |
| DE (1) | DE3676259D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5696398A (en) * | 1993-10-01 | 1997-12-09 | Mitsubishi Denki Kabushiki Kaisha | Input protection circuit |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3714647C2 (de) * | 1987-05-02 | 1993-10-07 | Telefunken Microelectron | Integrierte Schaltungsanordnung |
| JPH081956B2 (ja) * | 1987-11-06 | 1996-01-10 | 日産自動車株式会社 | 保護機能を備えた縦型ｍｏｓｆｅｔ |
| US5268587A (en) * | 1989-03-20 | 1993-12-07 | Hitachi, Ltd. | Semiconductor integrated circuit device including a dielectric breakdown prevention circuit |
| US5121179A (en) * | 1990-10-08 | 1992-06-09 | Seiko Epson Corporation | Higher impedance pull-up and pull-down input protection resistors for MIS transistor integrated circuits |
| US5227327A (en) * | 1989-11-10 | 1993-07-13 | Seiko Epson Corporation | Method for making high impedance pull-up and pull-down input protection resistors for active integrated circuits |
| US5023672A (en) * | 1989-11-15 | 1991-06-11 | Ford Microelectronics | Electrostatic discharge protection device for gallium arsenide resident integrated circuits |
| US5103169A (en) * | 1989-11-15 | 1992-04-07 | Texas Instruments Incorporated | Relayless interconnections in high performance signal paths |
| US5113236A (en) * | 1990-12-14 | 1992-05-12 | North American Philips Corporation | Integrated circuit device particularly adapted for high voltage applications |
| KR950007572B1 (ko) * | 1992-03-31 | 1995-07-12 | 삼성전자주식회사 | Esd 보호장치 |
| WO1994010705A1 (fr) * | 1992-10-29 | 1994-05-11 | Oki Electric Industry Co., Ltd. | Circuit protecteur d'entree/sortie |
| EP0623958B1 (de) * | 1993-05-04 | 1998-04-01 | Siemens Aktiengesellschaft | Integrierte Halbleiterschaltung mit einem Schutzmittel |
| JPH0837284A (ja) * | 1994-07-21 | 1996-02-06 | Nippondenso Co Ltd | 半導体集積回路装置 |
| DE69521041T2 (de) * | 1995-08-02 | 2001-11-22 | Stmicroelectronics S.R.L., Agrate Brianza | Flash-EEPROM mit integrierter Anordnung zur Begrenzung der Löschung der Source-Spannung |
| JP3717227B2 (ja) * | 1996-03-29 | 2005-11-16 | 株式会社ルネサステクノロジ | 入力／出力保護回路 |
| JPH11251594A (ja) * | 1997-12-31 | 1999-09-17 | Siliconix Inc | 電圧クランプされたゲ―トを有するパワ―ｍｏｓｆｅｔ |
| US20020060343A1 (en) * | 1999-03-19 | 2002-05-23 | Robert J. Gauthier | Diffusion resistor/capacitor (drc) non-aligned mosfet structure |
| KR101493035B1 (ko) * | 2014-07-24 | 2015-02-17 | 주식회사 우심시스템 | 사용자가 스스로 잉크 충전 가능한 잉크젯 프린터용 잉크 카트리지 |
| US11579645B2 (en) | 2019-06-21 | 2023-02-14 | Wolfspeed, Inc. | Device design for short-circuitry protection circuitry within transistors |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54101283A (en) * | 1978-01-27 | 1979-08-09 | Hitachi Ltd | Gate protective device |
| JPS5683964A (en) * | 1979-12-13 | 1981-07-08 | Nec Corp | Input protective device |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54140480A (en) * | 1978-04-24 | 1979-10-31 | Hitachi Ltd | Semiconductor device |
| JPS5572081A (en) * | 1978-11-27 | 1980-05-30 | Fujitsu Ltd | Input clamping circuit |
| JPS5635470A (en) * | 1979-08-30 | 1981-04-08 | Nec Corp | Semiconductor device |
| JPS577969A (en) * | 1980-06-18 | 1982-01-16 | Toshiba Corp | Semiconductor integrated circuit |
| JPS5745975A (en) * | 1980-09-02 | 1982-03-16 | Nec Corp | Input protecting device for semiconductor device |
| JPS57109375A (en) * | 1980-12-26 | 1982-07-07 | Fujitsu Ltd | Mis type transistor protection circuit |
| JPS57190359A (en) * | 1981-05-19 | 1982-11-22 | Toshiba Corp | Protecting device for semiconductor |
| JPS57190360A (en) * | 1981-05-19 | 1982-11-22 | Toshiba Corp | Protecting device for semiconductor |
| US4527213A (en) * | 1981-11-27 | 1985-07-02 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor integrated circuit device with circuits for protecting an input section against an external surge |
| JPH061833B2 (ja) * | 1982-11-11 | 1994-01-05 | 株式会社東芝 | Ｍｏｓ形半導体装置 |
| JPS59224163A (ja) * | 1983-06-03 | 1984-12-17 | Hitachi Ltd | 半導体装置 |
| JPS6010765A (ja) * | 1983-06-30 | 1985-01-19 | Fujitsu Ltd | 半導体装置 |
| US4692781B2 (en) * | 1984-06-06 | 1998-01-20 | Texas Instruments Inc | Semiconductor device with electrostatic discharge protection |
| JPS6132464A (ja) * | 1984-07-24 | 1986-02-15 | Nec Corp | Ｃｍｏｓ型集積回路装置 |
| US4763184A (en) * | 1985-04-30 | 1988-08-09 | Waferscale Integration, Inc. | Input circuit for protecting against damage caused by electrostatic discharge |
| JPH06153761A (ja) * | 1992-11-19 | 1994-06-03 | Syst:Kk | デポジッターの充填方法および充填装置 |
-
1985
- 1985-09-25 JP JP60211419A patent/JPS6271275A/ja active Granted
-
1986
- 1986-09-25 EP EP86113189A patent/EP0215493B1/en not_active Expired - Lifetime
- 1986-09-25 KR KR1019860008018A patent/KR910003834B1/ko not_active Expired
- 1986-09-25 DE DE8686113189T patent/DE3676259D1/de not_active Expired - Lifetime
-
1988
- 1988-07-13 US US07/219,805 patent/US4893159A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54101283A (en) * | 1978-01-27 | 1979-08-09 | Hitachi Ltd | Gate protective device |
| JPS5683964A (en) * | 1979-12-13 | 1981-07-08 | Nec Corp | Input protective device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5696398A (en) * | 1993-10-01 | 1997-12-09 | Mitsubishi Denki Kabushiki Kaisha | Input protection circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US4893159A (en) | 1990-01-09 |
| EP0215493A1 (en) | 1987-03-25 |
| DE3676259D1 (de) | 1991-01-31 |
| KR870003578A (ko) | 1987-04-18 |
| JPH0518469B2 (ja) | 1993-03-12 |
| EP0215493B1 (en) | 1990-12-19 |
| KR910003834B1 (ko) | 1991-06-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6271275A (ja) | 半導体集積回路 | |
| US5686751A (en) | Electrostatic discharge protection circuit triggered by capacitive-coupling | |
| US5838043A (en) | ESD protection circuit located under protected bonding pad | |
| US7566595B2 (en) | Method of making and using guardringed SCR ESD protection cell | |
| JP2850801B2 (ja) | 半導体素子 | |
| US5043782A (en) | Low voltage triggered snap-back device | |
| US6570226B1 (en) | Device and circuit for electrostatic discharge and overvoltage protection applications | |
| EP0253105A1 (en) | Integrated circuit with improved protective device | |
| US9019670B2 (en) | Bi-directional ESD protection circuit | |
| EP0472654B1 (en) | Low voltage triggered snap-back device | |
| KR900004726B1 (ko) | 대규모 집적회로용 보호회로 | |
| EP0109070A1 (en) | MOS type semiconductor device | |
| US6894881B1 (en) | ESD protection methods and devices using additional terminal in the diode structures | |
| EP0087155B1 (en) | Means for preventing the breakdown of an insulation layer in semiconductor devices | |
| US8916934B2 (en) | Bi-directional electrostatic discharge (ESD) protection circuit | |
| JP3239948B2 (ja) | 入出力保護装置 | |
| JP2982250B2 (ja) | 半導体装置 | |
| EP0198468A2 (en) | Protective device for integrated circuit | |
| JPS6221018Y2 (ja) | ||
| JPS5815277A (ja) | 入力保護回路 | |
| US12191344B2 (en) | Electrostatic Discharge protection semiconductor structure and a method of manufacture | |
| JPH0315824B2 (ja) | ||
| JPH06283673A (ja) | 静電気放電保護構造体 | |
| JPH0658945B2 (ja) | 半導体装置 | |
| US8384127B1 (en) | Bi-directional ESD protection circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |