JPS626337A - 診断回路 - Google Patents
診断回路Info
- Publication number
- JPS626337A JPS626337A JP60145200A JP14520085A JPS626337A JP S626337 A JPS626337 A JP S626337A JP 60145200 A JP60145200 A JP 60145200A JP 14520085 A JP14520085 A JP 14520085A JP S626337 A JPS626337 A JP S626337A
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- flop
- circuit
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- latch circuit
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- 230000002159 abnormal effect Effects 0.000 abstract description 5
- 230000005856 abnormality Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 101150016835 CPL1 gene Proteins 0.000 description 2
- 101100468774 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RIM13 gene Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Landscapes
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、中央処理装ｆｉｔ（ＣＰＵ）で動作するシス
テムにおいて、プログラムやハードウェアの正常・異常
を診断する診断回路に関し、特に正常な場合は交番出力
を得、異常な場合は交番出力が断となるようフェイルセ
ーフに構成された診断回路に関する。
テムにおいて、プログラムやハードウェアの正常・異常
を診断する診断回路に関し、特に正常な場合は交番出力
を得、異常な場合は交番出力が断となるようフェイルセ
ーフに構成された診断回路に関する。
従来の技術
従来における中央処理装置（ＣＰＬＪ）やメモリのデー
タが正常であるか異常であるかを診断する診断回路は、
中央処理装置がメモリ等からデータを読み取り、書き込
みの動作をするたびに該データを１キヤラクタ比較し、
該比較は順次に各ビットを行なっている。従って、１回
の読み取り、書き込みを行なう動作において、１キヤラ
クタの構成ビット数の定数倍以上のスピードで処理を行
なう必要があった。たとえば８ビツトならば８倍の速度
で処理を行なう必要があった。
タが正常であるか異常であるかを診断する診断回路は、
中央処理装置がメモリ等からデータを読み取り、書き込
みの動作をするたびに該データを１キヤラクタ比較し、
該比較は順次に各ビットを行なっている。従って、１回
の読み取り、書き込みを行なう動作において、１キヤラ
クタの構成ビット数の定数倍以上のスピードで処理を行
なう必要があった。たとえば８ビツトならば８倍の速度
で処理を行なう必要があった。
発明が解決しようとする問題点
しかし、このような従来の診断回路では、処理動作を高
速で行なわなければならないため、それだけ誤動作の原
因となる他、中央処理装置を高速にしたり、１キヤラク
タの構成ビットを増やしたりすると、その定数倍で処理
動作が高速となるので、当然回路自体も複雑なものとな
ってしまうという問題点を有していた。
速で行なわなければならないため、それだけ誤動作の原
因となる他、中央処理装置を高速にしたり、１キヤラク
タの構成ビットを増やしたりすると、その定数倍で処理
動作が高速となるので、当然回路自体も複雑なものとな
ってしまうという問題点を有していた。
本発明は、中央処理装置の処理動作を高速にする必要な
くメモリ等のプログラムを簡単な装置で高速にチェック
でき、異常なときには交番出力を断とするフェイルセー
フな診断回路を提供することを目的とする。
くメモリ等のプログラムを簡単な装置で高速にチェック
でき、異常なときには交番出力を断とするフェイルセー
フな診断回路を提供することを目的とする。
問題点を解決するための手段
上記問題点は本発明によれば、直列に接続された複数の
７リツプフロツプと、中央処理装置からのプログラム化
されたデータ信号に基き前記各７リツプフロツプにクロ
ックパルスとして入力するラッチ回路と、前記最終段の
フリップ７０ツブの出力側に接続された分周回路とから
なり、前記最終段のフリップフロップの出力を１段目の
７リツプフロツプに帰還させるように構成することによ
り解決される。
７リツプフロツプと、中央処理装置からのプログラム化
されたデータ信号に基き前記各７リツプフロツプにクロ
ックパルスとして入力するラッチ回路と、前記最終段の
フリップ７０ツブの出力側に接続された分周回路とから
なり、前記最終段のフリップフロップの出力を１段目の
７リツプフロツプに帰還させるように構成することによ
り解決される。
実施例
以下、本発明を図面に示す実施例に基き説明する。
第１図は、本発明に係る診断回路であり、１つのラッチ
回路（Ｌ）と、４つのフリップ７０ツブ（Ｆ Ｆｌ、Ｆ
Ｆ２．Ｆ Ｆ３．Ｆ Ｆ４ ）と、分周回路（ＦＤ）
とから構成されており、各フリップフロップ（ＦＦＩ〜
ＦＦ４）は直列に多段式に接続され、最終段のフリップ
フロップ（ＦＦ４）の出力は分周回路（ＦＤ）に入力さ
れるとともに、１段目の７リツプフロツプ（ＦＦ１ ）
に帰還するよう接続されている。この各７リツプフロツ
プ（ＦＦＩ〜ＦＦ４）はデータの内容に対してクロック
信号が入れば該クロック信号の立上りの内容を記憶する
機能を有するものである。
回路（Ｌ）と、４つのフリップ７０ツブ（Ｆ Ｆｌ、Ｆ
Ｆ２．Ｆ Ｆ３．Ｆ Ｆ４ ）と、分周回路（ＦＤ）
とから構成されており、各フリップフロップ（ＦＦＩ〜
ＦＦ４）は直列に多段式に接続され、最終段のフリップ
フロップ（ＦＦ４）の出力は分周回路（ＦＤ）に入力さ
れるとともに、１段目の７リツプフロツプ（ＦＦ１ ）
に帰還するよう接続されている。この各７リツプフロツ
プ（ＦＦＩ〜ＦＦ４）はデータの内容に対してクロック
信号が入れば該クロック信号の立上りの内容を記憶する
機能を有するものである。
（ＣＰＵ）はマイクロプロセッサ等の中央処理装置であ
って、データ信号（Ｄｌ、Ｄ２．Ｄ３．Ｄ４ ）を前記
ラッチ回路（Ｌ）に入力するようにしている。該中央処
理装置（ＣＰＬ１）は、一連の周期でメモリやタイマや
入出力部のデータテスト等を行なうべきプログラムによ
り動作するようになっている。
って、データ信号（Ｄｌ、Ｄ２．Ｄ３．Ｄ４ ）を前記
ラッチ回路（Ｌ）に入力するようにしている。該中央処
理装置（ＣＰＬ１）は、一連の周期でメモリやタイマや
入出力部のデータテスト等を行なうべきプログラムによ
り動作するようになっている。
前記中央処理袋Ｈ（ＣＰＵ）からのデータ信号（０１〜
Ｄ４）に対応するクロック信号がラッチ回路（Ｌ）より
前記各フリップフロップ（ＦＦ１〜ＦＦ４）のクロック
信号入力部（ＧＫ）に入力されるようになっている。該
ラッチ回路（Ｌ）より出力されるクロック信号は、前述
したようなメモリやタイマ等のテストをするためのもの
であり、そのテストの順序により定められたクロックパ
ルスが出力するようプログラムでセットされており、プ
ログラムの動作が正常であれば、フリップフロップ（Ｆ
ＦＩ ）にセットされた真理値“１”が次の段のフリッ
プフロップ（ＦＦ２）に移動し、次のテストのときそれ
に対応するクロック信号に基きフリップ７０ツブ（ＦＦ
３）に真理値“１″が移動するようになっている。すな
わち、各種のテスト信号であるラッチ回路（Ｌ）からの
出力であるクロック信号に基いてフリップフロップは次
の段のフリップ７０ツブに“１”を順次シフトするよう
予じめプログラム化されている。従ってプログラムの動
作に異常があった場合は、フリップフロップに“°１”
がセットされなかったり、またはフリップフロップ全体
に１″がセットされたりして、交番出力が断たれること
になる。
Ｄ４）に対応するクロック信号がラッチ回路（Ｌ）より
前記各フリップフロップ（ＦＦ１〜ＦＦ４）のクロック
信号入力部（ＧＫ）に入力されるようになっている。該
ラッチ回路（Ｌ）より出力されるクロック信号は、前述
したようなメモリやタイマ等のテストをするためのもの
であり、そのテストの順序により定められたクロックパ
ルスが出力するようプログラムでセットされており、プ
ログラムの動作が正常であれば、フリップフロップ（Ｆ
ＦＩ ）にセットされた真理値“１”が次の段のフリッ
プフロップ（ＦＦ２）に移動し、次のテストのときそれ
に対応するクロック信号に基きフリップ７０ツブ（ＦＦ
３）に真理値“１″が移動するようになっている。すな
わち、各種のテスト信号であるラッチ回路（Ｌ）からの
出力であるクロック信号に基いてフリップフロップは次
の段のフリップ７０ツブに“１”を順次シフトするよう
予じめプログラム化されている。従ってプログラムの動
作に異常があった場合は、フリップフロップに“°１”
がセットされなかったり、またはフリップフロップ全体
に１″がセットされたりして、交番出力が断たれること
になる。
尚、図示の例では、フリップフロップが４個のみ示され
た例を示しているが、チェックする項目を増加すること
により、それに対応した数とすればよい。すなわち、チ
ェックする項目がラム（ＲＡＭ） 、０ム（ＲＯＭ）、
タイマ、入力部のデータ、出力部のデータといった５個
のチェックを行なう場合は、チェック項目の数に対応し
た数のフリップ７０ツブ５個を直列に接続するようにす
ればよい。
た例を示しているが、チェックする項目を増加すること
により、それに対応した数とすればよい。すなわち、チ
ェックする項目がラム（ＲＡＭ） 、０ム（ＲＯＭ）、
タイマ、入力部のデータ、出力部のデータといった５個
のチェックを行なう場合は、チェック項目の数に対応し
た数のフリップ７０ツブ５個を直列に接続するようにす
ればよい。
また、図示の実施例において、ラッチ回路を２つとして
、一方のラッチ回路の出力と各フリップフロップの出力
とのアンド条件をとるようアンド回路からなるゲート回
路を設け、かつ他方のラッチ回路の出力とトリガパルス
とのアンドをとり各フリップフロップのクロック入力に
入力するアンド回路からなるゲート回路を設けるように
してもよい。このようなゲート回路を設けることにより
各７リツプフロツプに正常でない“１″がセットされて
いる場合、簡単にその１”を消去することができる。
、一方のラッチ回路の出力と各フリップフロップの出力
とのアンド条件をとるようアンド回路からなるゲート回
路を設け、かつ他方のラッチ回路の出力とトリガパルス
とのアンドをとり各フリップフロップのクロック入力に
入力するアンド回路からなるゲート回路を設けるように
してもよい。このようなゲート回路を設けることにより
各７リツプフロツプに正常でない“１″がセットされて
いる場合、簡単にその１”を消去することができる。
作 用
次にこの診断回路の動作を第２図及び第３図に基いて説
明する。
明する。
第２図はフリップフロップ（ＦＦ１）に真理値゛１”が
ある場合を示しである。ステップ１においては（ＦＦ４
）の不要な“１″を消去するため１、ラッチ回路（Ｌ
）に真理値“Ｏ，Ｏ，０，１”をセットし、その後ラッ
チ回路（Ｌ）に真理値“０゜０．０．０”をセットする
操作を行なう。このような操作により本来なら（ＦＦ１
）にあるべき“１１ｆｆが（ＦＦ４）にあった場合消
去され、フリップフロップ内の“１″がなくなり交番出
力は停止することになる。
ある場合を示しである。ステップ１においては（ＦＦ４
）の不要な“１″を消去するため１、ラッチ回路（Ｌ
）に真理値“Ｏ，Ｏ，０，１”をセットし、その後ラッ
チ回路（Ｌ）に真理値“０゜０．０．０”をセットする
操作を行なう。このような操作により本来なら（ＦＦ１
）にあるべき“１１ｆｆが（ＦＦ４）にあった場合消
去され、フリップフロップ内の“１″がなくなり交番出
力は停止することになる。
次にステップ２でフリップフロップ（ＦＦ１）の正しい
１”を次段であるフリップフロップ（ＦＦ２）に移動さ
せる。すなわち、例えばメモリのテストにおいてそのテ
ストが正しければ、（ＦＦ１ ）から真理値“１″が（
ＦＦ２ ）にシフトされる。この操作はラッチ回路（Ｌ
）に真理値“１．１．Ｏ，Ｏ”をセットしクロックパル
スとして各フリップフロップに与えた後、０，０゜０、
Ｏ”をセットすることにより（ＦＦ２）に真理値１１１
ＩＩがセットされ、（ＦＦ１ ）は“０″となり、そ
の結果（ＦＦＩ ）の“１”が（ＦＦ２）にシフトされ
たこととなる。
１”を次段であるフリップフロップ（ＦＦ２）に移動さ
せる。すなわち、例えばメモリのテストにおいてそのテ
ストが正しければ、（ＦＦ１ ）から真理値“１″が（
ＦＦ２ ）にシフトされる。この操作はラッチ回路（Ｌ
）に真理値“１．１．Ｏ，Ｏ”をセットしクロックパル
スとして各フリップフロップに与えた後、０，０゜０、
Ｏ”をセットすることにより（ＦＦ２）に真理値１１１
ＩＩがセットされ、（ＦＦ１ ）は“０″となり、そ
の結果（ＦＦＩ ）の“１”が（ＦＦ２）にシフトされ
たこととなる。
このステップ１と２とで１回の処理、すなわち、１つの
診断が行なわれる。このような操作を各フリップ７０ツ
ブ（ＦＦ２．ＦＦ３．ＦＦ４ ）に順序だてて行なう。
診断が行なわれる。このような操作を各フリップ７０ツ
ブ（ＦＦ２．ＦＦ３．ＦＦ４ ）に順序だてて行なう。
すなわち、（ＦＦ２）の操作では、（ＦＦ２ ）にある
べき°１１ｎがその前段である（ＦＦ１ ）にあった場
合これを消去するため、ステップ１の操作として第３図
に示すようにラッチ回路（Ｌ）に“１．０．０．０″を
セットした後、“ｏ、ｏ、ｏ、ｏ”をセットしくＦＦＩ
）の不要な“１”を消去する。そしてステップ２では
ラッチ回路（Ｌ）に“ｏ、ｉ、ｉ、ｏ”をセットした後
、ｏ、ｏ、ｏ、ｏ”をセットし、（ＦＦ２）の“１”を
（ＦＦ３）にシフトする。以下（ＦＦ３）、（ＦＦ４）
についても同様の操作を行なう。
べき°１１ｎがその前段である（ＦＦ１ ）にあった場
合これを消去するため、ステップ１の操作として第３図
に示すようにラッチ回路（Ｌ）に“１．０．０．０″を
セットした後、“ｏ、ｏ、ｏ、ｏ”をセットしくＦＦＩ
）の不要な“１”を消去する。そしてステップ２では
ラッチ回路（Ｌ）に“ｏ、ｉ、ｉ、ｏ”をセットした後
、ｏ、ｏ、ｏ、ｏ”をセットし、（ＦＦ２）の“１”を
（ＦＦ３）にシフトする。以下（ＦＦ３）、（ＦＦ４）
についても同様の操作を行なう。
（ＦＦ１ ）から（ＦＦ４）までの操作で一連の操作が
終了する。すなわち、例えばこの一連の周期でメモリ、
タイマ、入力部及び出力部のテストが行なわれる。従っ
て、このようなテストが正常であれば、（ＦＦ４）から
交番出力が得られ、異常であった場合、例えばフリップ
フロップ（ＦＦ１〜ＦＦ４）の全体に真理値“１”がセ
ットされたり、また全てが“０゛′となったりして交番
出力が断たれることとなり、各種のテストの診断が交番
出力が出るか出ないかによって判断される。
終了する。すなわち、例えばこの一連の周期でメモリ、
タイマ、入力部及び出力部のテストが行なわれる。従っ
て、このようなテストが正常であれば、（ＦＦ４）から
交番出力が得られ、異常であった場合、例えばフリップ
フロップ（ＦＦ１〜ＦＦ４）の全体に真理値“１”がセ
ットされたり、また全てが“０゛′となったりして交番
出力が断たれることとなり、各種のテストの診断が交番
出力が出るか出ないかによって判断される。
発明の効果
以上のように本発明によれば、フリップフロップを直列
に接続し、最終段のフリップ７０ツブの出力を１段目の
フリップフロップに帰還させ、ラッチ回路により各種の
テスト用のクロックパルスを順序だててセットするよう
にしたので、ＩＣ等のスピードに依存することなく、す
なわち、中央処理装置の処理動作を高速にす゛る必要が
なく、メモリ等の各種のテストのプログラムを簡単な装
置で高速にチェックすることができるという利点を有す
る。
に接続し、最終段のフリップ７０ツブの出力を１段目の
フリップフロップに帰還させ、ラッチ回路により各種の
テスト用のクロックパルスを順序だててセットするよう
にしたので、ＩＣ等のスピードに依存することなく、す
なわち、中央処理装置の処理動作を高速にす゛る必要が
なく、メモリ等の各種のテストのプログラムを簡単な装
置で高速にチェックすることができるという利点を有す
る。
第１図は、本発明に係る診断回路の回路図、第２図は、
１段目のフリップフロップに真理値１１１ ＩＩがある
場合にラッチ回路に与える真理値からなるクロックパル
スを示した図、 第３図は、各フリップフロップに真理値“１”があると
Ｗ＆識しているときのラッチ回路にセットするデータ内
容を示した図である。 （ＦＦ１〜ＦＦ４） ＝フリップフロップ、〈Ｌ）：ラ
ッチ回路、（ＦＤ）：分周回路、（ＣＰＬ１）：中央処
理装置。
１段目のフリップフロップに真理値１１１ ＩＩがある
場合にラッチ回路に与える真理値からなるクロックパル
スを示した図、 第３図は、各フリップフロップに真理値“１”があると
Ｗ＆識しているときのラッチ回路にセットするデータ内
容を示した図である。 （ＦＦ１〜ＦＦ４） ＝フリップフロップ、〈Ｌ）：ラ
ッチ回路、（ＦＤ）：分周回路、（ＣＰＬ１）：中央処
理装置。
Claims (1)
- 【特許請求の範囲】 〔１〕直列に接続された複数のフリップフロップ（ＦＦ
１〜ＦＦ４）と、中央処理装置（ＣＰＵ）からのプログ
ラム化されたデータ信号（Ｄ１〜Ｄ４）に基き前記各フ
リップフロップ（ＦＦ１〜ＦＦ４）にクロックパルスと
して入力するラッチ回路（Ｌ）と、前記最終段のフリッ
プフロップ（ＦＦ４）の出力側に接続された分周回路（
ＦＤ）とからなり、前記最終段のフリップフロップ（Ｆ
Ｆ４）の出力を１段目のフリップフロップ（ＦＦ１）に
帰還させるようにしたことを特徴とする診断回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60145200A JPH0797330B2 (ja) | 1985-07-02 | 1985-07-02 | 診断回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60145200A JPH0797330B2 (ja) | 1985-07-02 | 1985-07-02 | 診断回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS626337A true JPS626337A (ja) | 1987-01-13 |
| JPH0797330B2 JPH0797330B2 (ja) | 1995-10-18 |
Family
ID=15379724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60145200A Expired - Lifetime JPH0797330B2 (ja) | 1985-07-02 | 1985-07-02 | 診断回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797330B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5617444A (en) * | 1979-07-20 | 1981-02-19 | Kyosan Electric Mfg Co Ltd | High-speed signal comparator |
-
1985
- 1985-07-02 JP JP60145200A patent/JPH0797330B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5617444A (en) * | 1979-07-20 | 1981-02-19 | Kyosan Electric Mfg Co Ltd | High-speed signal comparator |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0797330B2 (ja) | 1995-10-18 |
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