JPS62523B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は出力チエツク機能を有するプログラマ
ブルシーケンサに関するものである。

従来のプログラマブルシーケンサにあつては、
その内部回路の動作等はその異常チエツク用プロ
グラム等によりある程度の動作異常のチエツク及
びその対策が行なわれていたが、出力回路に異常
が生じた場合、これのチエツク手段がなく、結局
異常が生じた状態のまま制御が継続され、被制御
装置に異常があると判断されて調べた結果、シー
ケンサ側の出力回路の異常が見つかるという具合
であり、異常の発見までに時間がかかり、重大な
事故につながる恐れがあつた。

本発明は上述の点に鑑みて提供したものであつ
て、出力回路における異常の有無を自動的にチエ
ツクすることができ、出力動作の異常を検知して
制御動作の停止等、必要な処置を行うことができ
るプログラマブルシーケンサを提供することを目
的とするものである。

以下本発明の一実施例を図面により詳述する。
第１図は本発明実施例のプログラマブルシーケン
サの構成例を示すものであつて、入力回路１は入
力信号を受信しており、この入力回路１出力の入
力データは制御部６から与えられるロード信号に
よりシフトレジスタ２にロードされる。シフトレ
ジスタ２は第１乃至第ｎシフトレジスタにより構
成され、上記のように入力データをロードした
後、制御部６から供給されるシフトクロツクによ
り入力データを直列データに変換して順次記憶部
３に入力し、この記憶部３に入力信号を入力デー
タとして書き込み記憶する。次に記憶部３のプロ
グラム記憶部分に記憶されているプログラムに従
つて上記入力データを演算部４で演算処理し、こ
の演算部４における演算処理結果のデータを出力
データとして上記前憶部３に記憶させる。かくて
演算部４における演算処理動作を終了すると、制
御部６から与えられるシフトクロツクに従つて記
憶部３から読み出した出力データをシフトレジス
タ２に順次送り込み、この出力データのシフトレ
ジスタ２への伝送が終了するとこのシフトレジス
タ２の内容を出力回路５にラツチし、この出力回
路５においてラツチされた信号を出力信号として
送出する。これが第１図回路における基本的動作
であつて、これを連続して繰返すことになるもの
であり、次に本発明に係る構成、動作について説
明する。即ち第１図回路にあつては、シフトレジ
スタ２の入力部には、入力回路１の出力４ビツト
と出力回路５の出力４ビツトが接続されている
が、それぞれのビツト数は任意に設定可能であ
り、このように出力信号がフイードバツクされ
て、入力回路１からの入力データと並列にシフト
レジスタ２にロードされるようにしてある点に特
徴を有する。しかしてこのシフトレジスタ２はそ
のデータが記憶部３に取り込まれるに際し、入力
回路１からの入力データ又は出力回路５からの出
力信号のデータを記憶部３に出力することになる
ものであり、このシフトレジスタ２のデータが出
力信号のデータであるとき、このデータと、記憶
部３に記憶されている出力データとを比較部７で
比較し、これらが一致しているときは出力回路５
に異常はないとし、不一致が検出されたときこれ
を出力回路の異常としてその異常発生出力回路の
アドレス番号とともに外部に出力し、例えばシー
ケンサによる制御動作の停止等の処理を行ない、
重大な事故に発生を防止する。

第２図は第１図回路の要部のさらに詳細な回路
ブロツク図である。ここで記憶部３は入出力デー
タ記憶部３ａと出力記憶部３ｂとのみを示し、他
のプログラム用等の記憶回路部分は図示を省略し
てある。入出力データ記憶部３ａを出力記憶部３
ｂとは同一アドレスで制御されるRAMで、各ア
ドレスの入出力データ記憶部３ａにおけるデータ
が入力データであるか、出力データであるかを判
別するため、出力記憶部３ｂの対応するアドレス
部分に“Ｈ”又は“Ｌ”の信号が書き込まれるも
のであり、あるアドレスにおいて出力記憶部３ｂ
の出力OUT信号が“Ｈ”であれば、そのアドレ
スの入出力データ記憶部３ａのデータは出力デー
タであることを示し、他方出力記憶部３ｂの出力
OUT信号が“Ｌ”であればそのアドレスの入出
力記憶部３ａのデータが入力データであることが
判別される。かくて第１図回路と同様に入力回路
１、シフトレジスタ２を介して記憶部３の入出力
データ記憶部３ａに入力データが記憶されると、
この入力データが演算部４で演算処理されること
になるものであり、この演算処理時に演算部４の
演算結果出力が入出力データ記憶部３ａに出力デ
ータとして書き込まれ、同時にこの入出力データ
記憶部３ａに記憶されるデータが出力データであ
ることを示すOUT信号（“Ｈ”信号）が出力記憶
部３ｂに書き込まれる。演算部４における演算が
終了すると、シフトクロツクで入出力データ記憶
部３ａからのデータがシフトレジスタ２に送り出
され、第１乃至第ｎシフトレジスタ２_１〜２_oに
このデータの伝送を完了すると、ラツチ信号を発
生してシフトレジスタ２の内容を出力回路５にラ
ツチ記憶させ、この出力回路５から出力信号とし
て外部に送出する。一方この出力回路５の出力は
シフトレジスタ２の入力にも接続されており、こ
の出力回路５の出力信号はロード信号によりシフ
トレジスタ２にロードされることになる。従つて
このシフトレジスタ２にロードされた信号はシフ
トクロツクにより入出力データ記憶部３ａに送り
返されて来る。このとき出力記憶部３ｂのOUT
信号出力が“Ｌ”のときは、このシフトレジスタ
２から送り返されて来たデータは入力データであ
り、このときは第２書き込み信号で入出力データ
記憶部３ａが制御され、入力データの書き込みが
行なわれる。一方出力記憶部のOUT信号出力が
“Ｈ”のときには、シフトレジスタ２から送り返
されて来たデータは出力信号のデータであること
になり、従つて入出力データ記憶部３ａの出力
と、シフトレジスタ２から送り返されて来た出力
信号のデータとを排他オア回路８よりなる比較器
７で比較し、両者が不一致のとき出力回路異常を
検知する。即ち第２図回路において排他オア回路
８は、上記両方の比較されるべきデータが一致し
ていればＬ信号を出力し、正常状態を示すが、も
し両者の信号が不一致のときにはこの排他オア回
路８の出力は“Ｈ”となり、ゲート回路９，１０
を介し“Ｌ”信号の異常信号が出力される。また
このときのアドレスを検知すれば、アドレスと各
出力信号とは１対１で対応しているので、異常な
出力回路のアドレス番号が識別されることにな
る。ここで上記の異常信号は、入力ビジー信号が
“Ｌ”レベルにあるデータの取り込み時にのみ出
力が行なわれるようにしてある。なお図中１６は
アドレス回路でこの出力により記憶部３をアドレ
ススキヤンする。

第３図及び第４図は出力回路部分の夫々異なる
実施例を示し、第３図回路は出力回路５の出力ラ
ツチ５ａの出力で作動される負荷が直流負荷の場
合の例であり、発光ダイオード１４とフオトトラ
ンジスタ１５との組合せにより出力回路５の出力
信号をシフトレジスタ２の第ｎシフトレジスタ２
ｎの入力端子に戻して入力するようにしてある。
従つてこの第３図回路にあつては負荷回路（図示
せず）に電圧が加わつていない場合もこれを出力
回路の異常として検出することが可能になる。一
方第４図回路は、出力側の２方向の電流方向に
夫々導通する発光ダイオード１４，１４ａを設け
てこれをシフトレジスタ２入力側で並列接続した
２個のフオトトランジスタ１５，１５ａに光結合
したものであつて、この場合負荷が直流でも交流
でも作動可動なものであり、また負荷への電源の
未接続や負荷への電源線の断線等の場合も出力回
路の異常としてこれを検知できる。

第５図および第６図は運転状態の一例を示した
ものである。説明の簡単のために、例えばシフト
レジスタ２の全ビツト数が12ビツトであるとし、
ユーザの選択により、５ビツトの入力データと６
ビツトの出力データとを取り扱うものとすると、
第５図に示すように、シフトレジスタ２全12ビツ
トのうちの５ビツトが入力回路１に接続され、残
り７ビツトのうち６ビツトが出力データのフイー
ドバツクに用いられる。また出力回路５の６ビツ
トはシフトレジスタ２の上記フイードバツク入力
に対応する出力端子に接続する。いま電源がオン
されてプログラムがスタートした当初は、出力ラ
ツチ５ａはクリアされているので、シフトレジス
タ２にフイードバツクされる出力データはすべて
０となつている。したがつて第６図のイにおいて
シフトレジスタ２にロードされる入力信号は出力
データがすべて０となつている。これがロにおい
て記憶部３の入出力データ記憶部３ａに書き込ま
れ、ハにおいて演算処理により出力データが決定
され、入出力データ記憶部３ａに記憶されている
データのうちの出力データ部分が変更されると同
時に、出力記憶部３ｂの出力データ部分に対応す
るビツトに１が書き込まれる。この出力記憶部３
ｂは演算処理が行なわれる毎に書き込まれるが、
そのビツトパターンは運転終了まで変更されな
い。次にニにおいて、入出力データ記憶部３ａの
すべてのデータがシフトレジスタ２へ読み出さ
れ、そのうちの出力データがホのラツチ信号で出
力回路５にラツチされる。それと同時に出力ラツ
チ５ａの出力である出力データがシフトレジスタ
２にフイードバツクされ、これがヘのロード信号
によつて、入力データと共にシフトレジスタ２へ
ロードされることになる。このシフトレジスタ２
の内容が、トにおいて記憶部３へ書き込まれるの
は上記ロと同じであるが、今回は出力記憶部３ｂ
に１が含まれているので（図中破線部分Ａ参
照）、新たに記憶部３へ書き込まれる破線部分Ｂ
のデータが、その原データである破線部分Ａのデ
ータと照合され、不一致の場合には出力回路の異
常が検知されることになるのである。

本発明は上述のように構成したものであるか
ら、出力回路に異常が発生した場合、この異常発
生の事実とその出力回路のアドレス番号とをただ
ちに判別することができ、適確にメンテナンスを
行うことができて負荷側の被制御装置に大きな事
故が発生するのを未然に防止できる効果を有し、
またプログラムで入出力のアドレス番号を指定す
るような場合、入力回路しか接続されていないの
にそのアドレス番号を出力として指定したりある
いはその逆に出力回路が接続されたアドレス番号
に入力回路を指定した場合もこれらが出力回路異
常として検出でき、プログラムミスの検出も容易
にできるという効果を有する。

【図面の簡単な説明】

第１図は本発明一実施例のブロツク図、第２図
は同上の要部のさらに詳細なブロツク図、第３図
は同上の出力回路部の要部回路図、第４図は同上
出力回路部の他の一例を示す要部回路図、第５図
は同上の使用状態の一例を示す要部ブロツク図、
第６図は同上の運転状態の説明図であり、１は入
力回路、２はシフトレジスタ、３は記憶部、４は
演算部、５は出力回路である。

Claims (1)

【特許請求の範囲】
1. １ 入力回路で受信した入力データをシフトレジ
   スタにより並列・直列変換して記憶部に書き込
   み、予め設定されたプログラムに基き上記記憶部
   に記憶された入力データを演算部で演算処理して
   この演算処理結果の出力データを記憶部に一旦記
   憶し、この記憶部に記載された出力データを上記
   シフトレジスタにより直列・並列変換して出力回
   路にラツチし、出力信号を送出するようにしたプ
   ログラマブルシーケンサにおいて、出力回路の出
   力データをフイードバツクして入力データと共に
   上記シフトレジスタにロードするようにし、この
   シフトレジスタの出力を記憶部に書き込む際に、
   フイードバツクされた出力データと前記記憶部に
   記憶された出力データとをビツト毎に比較して、
   不一致のとき出力動作の異常を検出するようにし
   て成ることを特徴とするプログラマブルシーケン
   サ。