JPS626431B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はモータの速度制御装置に関し、速度基
準として水晶発振器の出力のように安定な周波数
を用いて回転数安定度を高め、さらに速度制御ル
ープの中に速度情報を積分する回路を挿入して負
荷に対する回転数安定度を一層高めて、実質的に
位相比較器を含めた位相制御ループを併用した速
度−位相制御方式の場合と等価な制御性を実現し
ようとするものである。

従来のレコードプレーヤ、テープレコーダなど
の音響機器に用いられるモータとして、普及機で
は、電圧をその回転速度基準とした速度制御モー
タを用いることが多かつたが、この方式は周囲温
度変化、電子部品の経年変化に対して充分に安定
な基準電圧をつくることが難しく、また負荷に対
しても速度偏差を生ずるという問題点を含んでい
た。

この問題を解決するため、高級機では、速度制
御ループにさらに位相制御ループを加え、特にそ
の位相制御の比較基準として水晶発振器の出力の
ような高度に安定性のあるものを使用することに
よつて回転数安定性を高めているが、この方式は
速度制御ループ、位相制御ループの２つの制御ル
ープからなり、その２つの制御ループの動作が互
いに影響を及ぼしあうため、調整が複雑であり、
また構成も繁雑になり、さらに周囲温度の変化や
電子部品の経年変化に対し両者の動作点が移動
し、位相同期範囲が減少するなどの問題が存在し
ている。

本発明は上述の従来の問題点を完全に解決し得
るモータの速度制御装置を提供するものであり、
以下その一実施例を図面に基づいて説明する。

第１図は本発明の概念を説明するブロツク図で
ある。１はモータ、２はモータ１の回転数に比例
する周波数の信号を発生するタコジエネレータ、
３はタコジエネレータ２の出力波形を整形する波
形整形回路、４は水晶発振器のような安定な発振
出力を有する発振回路を含む基準周波数信号発生
回路、５は速度誤差検出回路である。そのうち、
６は波形整形回路３の出力信号（以後これを回転
パルスと呼ぶ）の例えば立ち下りをトリガ信号と
し、上記基準周波数信号発生回路４の出力信号
（以後これをクロツクパルスと呼ぶ）をＮ個（Ｎ
は整数）までカウントし、カウント中は例えば
“１”レベル、カウント終了後は例えば“０”レ
ベルを出力するようなＮ進カウンタを主体として
構成される第１の一定パルス巾発生回路、７は第
１の一定パルス巾発生回路６の出力信号の立下
り、即ちＮ個カウント終了をもつてトリガされ、
クロツクパルスをＭ個（Ｍは整数）までカウント
し、カウント中は例えば“１”レベル、カウント
終了後は例えば“０”レベルを出力するようなＭ
進カウンタを主体として構成される第２の一定パ
ルス巾発生回路である。８は第１の一定パルス巾
発生回路６と第２の一定パルス巾発生回路７のそ
れぞれの出力パルスを合成して前記モータ１の速
度誤差情報に対応する量（例えばパルス巾）を与
える第１の合成回路である。以上の第１の一定パ
ルス巾発生回路６、第２の一定パルス巾発生回路
７、第１の合成回路８によつて前記速度誤差検出
回路５が構成される。次に９は累積速度誤差検出
回路であり、そのうち、１０は前記第１の合成回
路８の出力パルスをゲート信号とし、前記クロツ
クパルスを通過、遮断するゲート回路、１１は上
記ゲート回路１０を通過したクロツクパルスを累
積的にカウントアツプ又はカウントダウンし、Ｌ
個（Ｌは整数）までカウントアツプすればそれ以
上はカウントアツプ動作を停止し（即ち値を保持
する）、またカウントダウンしてクリア状態とな
ればそれ以上はカウントダウン動作を停止するよ
うなＬ進のアツプダウンカウンタ、１２は上記ア
ツプダウンカウンタ１１の内容に従つて前記モー
タ１の累積的な速度誤差情報に対応する量を合成
する第２の合成回路である。以上のゲート回路１
０、アツプダウンカウンタ１１、第２の合成回路
１２によつて前記累積速度誤差検出回路９が構成
される。１３は前記第１の合成回路８と第２の合
成回路１２の出力を平滑して直流電圧に変換する
ためのフイルタ回路、１４は該フイルタ回路１３
の出力によつてモータ１を駆動するモータ駆動回
路である。

以上に述べたモータ１、タコジエネレータ２、
波形整形回路３、速度誤差検出回路５、フイルタ
回路１３、モータ駆動回路１４とで速度制御ルー
プを構成している。また累積速度誤差検出回路９
は速度誤差情報を累積的に積分してゆくものある
ので、これは等価的に位相誤差情報を与えるもの
になるため、上記に加えて累積速度誤差検出回路
９によつて位相制御ループを構成していることに
なる。

次に本発明の概念をタイムチヤートを使つて具
体的に説明する。第２図は本発明の速度誤差検出
回路５の動作タイムチヤートで、第２図ａはモー
タが基準速度に達しない場合、第２図ｂは基準速
度に達した場合、第２図ｃは基準速度を越えた場
合をそれぞれ示す。図中イは回転パルスを示す
（周波数をｆ_Mとする）。ロは上記回転パルスの立
ち下りでトリガされクロツクパルスをＮ個カウン
トして一定巾のパルスを作る第１の一定パルス巾
発生回路６の出力を示す。従つて上記クロツクパ
ルスの周期をτとすれば、上記一定パルス巾はＮ
τとなる。ハはロにひき続いてクロツクパルスを
Ｍ個カウントして一定巾のパルスを作る第２の一
定パルス巾発生回路７の出力を示す。このパルス
巾はＭτである。τは常に一定であるのでＮτと
Ｍτの和も一定で、ここに １／f₀＝Ｎτ＋Ｍτ（一定） となるような基準周波数f₀を定義し、これを前記
周波数ｆ_Mの回転パルスの比較すべき速度基準と
する。従つて速度誤差情報はf₀とｆ_Mの差として
与えることができる。実際の回路では周期差（即
ち１／f₀と１／ｆ_Mの差）でもつて速度誤差情報
をとり出すのが簡便であつて、図中ニ，ホは共に
この周期差を表わしたものである。回路上では第
１、第２の一定パルス巾発生回路６，７のそれぞ
れの出力パルスを合成する第１の合成回路８の出
力に相当する。特にニはモータの回転が基準速度
より遅い場合に現われ、ホは基準速度より速い場
合に現われるものである。なお基準速度に等しい
場合には両者とも現われない。前者を加速パル
ス、後者を減速パルスと名付けることにする。

かくして速度誤差合成回路８の出力（加速パル
スと減速パルス）はモータ１の速度誤差情報に対
応するものであつて、これをフイルタ回路１３に
よつて平滑し直流電圧に変換し、モータ駆動回路
１４を介してモータ１を駆動するようにすればモ
ータの速度制御を実現することが出来る。

次に本発明の累積速度誤差検出回路９を具体的
に説明する。まずゲート回路１０は前記の第１の
合成回路８の出力（加速パルスと減速パルス）に
よつて制御されるゲートであつて、上記パルスの
間だけクロツクパルスを通過させることができる
ようなものである。アツプダウンカウンタ１１は
通過したクロツクパルスを累積的に（回転パルス
１周期毎にリセツトしたりしないで）カウントす
るもので、例えば加速パルスの間ではアツプカウ
ント、減速パルスの間ではダウンカウントするも
のである。但しこのＬ進のアツプダウンカウンタ
１１は、前述の如くＬ個までクロツクパルスをカ
ウントアツプすればそれ以上はカウントアツプ動
作は停止し、逆にカウントダウンしてその内容が
クリア状態となればそれ以上はカウントダウン動
作は停止するようなものとする。このように構成
すればこのアツプダウンカウンタ１１の内容は速
度誤差情報を累積的に保持することができ、数学
的には速度の積分情報を与えるものとなる。即ち
これはモータ１の位相誤差情報を与えるものであ
る。第２の合成回路１２はこのアツプダウンカウ
ンタの内容に従つてこれを合成してモータ１の累
積速度誤差情報即ち、位相誤差情報に対応する量
を与えるものであり、詳しくは後述するが、最も
簡単な例をあげるとすればＤ／Ａコンバータの如
きものである。

第３図は上記アツプダウンカウンタ１１の特性
をモデル化したものである。縦軸はカウンタの内
容を示し、横軸はモータ１の回転状況を示す。例
えばモータ１の回転の遅い起動時などは該カウン
タは“Ｌ”までカウントアツプされる。モータ１
の回転が上昇して基準速度を越えると、今度はカ
ウントダウンされるのでその内容は次第に減ぜら
れ最後にはすべてクリアされ“０”となる。
“Ｌ”から“０”までの間リニアに変化する。な
お第３図ではその間を直線で結んだが実際はステ
ツプ的（ステツプ数は“Ｌ”）に変化するもので
ある。この図からわかるようにこのアツプダウン
カウンタ１１を含む累積速度誤差検出回路９は従
来より広く一般化されている位相比較器と全く等
価な効果を有するものであるだけでなく、その特
性がいわゆる飽和型であるため、位相同期引込み
特性が極めてすぐれたものになつている。

次に本発明の具体的な実施例をあげることにす
る。第４図は本発明の速度誤差検出回路５の一実
施例である。図中２１はクロツクパルス入力端子
CK、出力端子、クリア端子CLをもつＮ進カ
ウンタである。２２は回転パルスの立下りを微分
して狭巾の負の微分パルスを作る微分回路、２３
は上記負の微分パルスでセツトされ、上記端
子出力でリセツトされるRSフリツプフロツプで
あり、正論理出力端子Ｑを持つものである。今、
回転パルスの立下りが与えられたとすると、それ
によつて狭巾の負の微分パルスが微分回路２２で
作られ、これによりRSフリツプフロツプ２３が
セツトされる。即ちＱ端子が“１”レベルとな
る。Ｑ端子はＮ進カウンタ２１のCL端子に接続
されているので、Ｎ進カウンタ２１のクリア（リ
セツト）は解除されカウントを開始する。Ｎ個の
クロツクパルスをカウントすればその瞬間端
子は“１”レベルから“０”レベルに変り、その
結果RSフリツプフロツプ２３はリセツトされ、
Ｑ端子は“１”レベルから“０”レベルに変る。
これは新たに回転パルスの立下りが与えるまで保
持される。なおＱ端子が“０”レベルになるとそ
の間は前記Ｎ進カウンタ２１はクリア（リセツ
ト）される。以上の結果RSフリツプフロツプ２
３のＱ端子の出力が第１の一定パルス巾を与える
ことになる。従つて前記Ｎ進カウンタ２１、微分
回路２２、RSフリツプフロツプ２３で第１の一
定パルス巾発生回路６が構成されることになる。

次にＭ進カウンタ２４、微分回路２５、RSフ
リツプフロツプ２６で構成される第２の一定パル
ス巾発生回路７は上記第１の一定パルス巾発生回
路６のカウント数ＮをＭに変更し、また微分回路
が回転パルスの立下りで動作するのを第１の一定
パルス巾発生回路６の出力パルスの立下りによつ
て動作するよう変更しただけで動作そのものは全
く同一なので説明は省略する。２７，２８は第１
及び第２の一定パルス巾発生回路６，７の出力パ
ルスを合成してモータ１の速度誤差情報に対応す
る量を与える第１の合成回路８を構成する論理回
路であつて、前者はNOR回路でありその出力は
加速パルスを与え、後者はAND回路でありその
出力は減速パルスを与える。

第５図は本発明の累積速度誤差検出回路９の一
実施例である。図中１０は第１の合成回路８の出
力（加速パルスと減速パルス）でクロツクパルス
の通過、遮断を制御するゲート回路であり、１０
ａは加速パルス、１０ｂは減速パルスによつてそ
れぞれ制御されるANDゲートである。１１はカ
ウントアツプパルスを入力するＵ端子、カウント
ダウンパルスを入力するＤ端子と、カウント内容
を常時出力するＹ端子（複数）を有するＬ進のア
ツプダウンカウンタである。なおＵ端子は前記
ANDゲート１０ａ出力に接続され、Ｄ端子は前
記ANDゲート１０ｂ出力に接続される。また１
２はＹ端子の出力を受けてこれをＤ／Ａ変換し、
モータ１の累積速度誤差情報に対応する量を与え
るためのＤ／Ａコンバータで構成される第２の合
成回路である。なお１５は上記アツプダウンカウ
ンタ１１がＬ個までカウントアツプしたのを検出
し、ゲート１０ａを閉じカウントアツプパルスを
遮断してカウントアツプ動作を停止させるための
オーバーフロー検出器、１６は上記アツプダウン
カウンタ１１が“０”までカウントダウンしてク
リア状態となるのを検出し、ゲート１０ｂを閉じ
てカウントダウンパルスを遮断してカウントダウ
ン動作を停止させるためのアンダーフロー検出器
である。

第６図は本発明の累積速度誤差検出回路９の別
の実施例である。第５図に示す実施例では一部に
Ｄ／Ａコンバータを含むため、アツプダウンカウ
ンタのビツト数が多くなるとそれに応じた変換精
度（例えばリニアリテイなど）を得ようとするの
は次第に難しくなり、複雑かつ高価なものが必要
となつてくる。第６図の実施例はこの欠点を除去
するものであつて、加速パルスもしくは減速パル
スの終り（立下り）をもつて一旦アツプダウンカ
ウンタ１１の内容を別な転送カウンタに転送し、
この転送カウンタをカウントダウンさせその内容
が“０”の状態（クリア状態）になるまでの時間
をもつて累積速度誤差情報を与えようとするもの
である。なお図中で第５図に示す実施例と同一の
部分は共通する番号を付け説明の重複は避ける。
３１は前記加速パルスあるいは減速パルスの立下
りを微分し負の微分パルスを発生させる微分回
路、３２は該微分パルスを入力するLOAD端子を
有し、この微分パルスでアツプダウンカウンタ１
１の内容をDATA端子より並列的に読み込み、
然る後、Ｄ端子から入力されるクロツクパルスに
よつてカウントダウンするダウンカウンタであ
る。なお該ダウンカウンタ３２は出力端子を
有し、カウントダウン中は“１”レベル、その内
容が“０”状態（クリア状態）となるとただちに
“０”レベルを出力する。３３は前記微分回路３
１の出力の負の微分パルスでセツトされ、ダウン
カウンタ３２の端子の“０”レベル出力でリ
セツトされるRSフリツプフロツプで、正論理出
力のＱ端子を有する。また該Ｑ端子は前記ダウン
カウンタ３２のENABLE端子に接続されてい
る。なお該ダウンカウンタ３２はENABLE端子
への入力が“１”となつた場合のみカウントダウ
ン動作を行う。今加速パルスあるいは減速パルス
の立下がりが与えられたとすると、微分回路３１
は負の微分パルスを発生し、これがダウンカウン
タ３２のLOAD端子に入力されるため、この瞬間
アツプダウンカウンタ１１の内容が並列的にダウ
ンカウンタ３２に転送される。一方上記負の微分
パルスは同時にRSフリツプフロツプ３３をセツ
トするのでそのＱ端子の出力は“１”レベルにな
る。その結果ダウンカウンタ３２はＤ端子より入
力されるクロツクパルスに従つてダウンカウント
を開始する。カウント中の端子の出力は
“１”レベル、カウントがすゝみ該ダウンカウン
タ３２の内容が“０”（クリア状態）になると今
度はただちに“０”レベルになる。これを受けて
RSフリツプフロツプ３３はリセツトされ、その
Ｑ端子の出力も“０”レベルに転ずる。その結果
これ以上のダウンカウントは禁止される。

以上の構成によればアツプダウンカウンタ１１
の内容はこれに対応するパルス巾に変換され、そ
のパルスはRSフリツプフロツプ３３のＱ端子か
ら得られることになる。従つて微分回路３１、ダ
ウンカウンタ３２、RSフリツプフロツプ３３で
第１図に示す第２の合成回路１２を構成すること
になる。

なおこの実施例では上記に加えて補助的に合成
補助回路１７を追加している。これは若干のゲー
ト回路とＫ進（Ｋは整数でＬより小さい数で普通
Ｌ／２近傍の値）カウンタとRSフリツプフロツ
プ回路で構成されるものであつて、その目的とす
るところは前記当該実施例の第２の合成回路１２
の出力即ち位相誤差情報に直流的なオフセツトを
与え、その結果位相を進めるパルス（以後進相パ
ルスと呼ぶ）と、位相を遅らせるパルス（以後遅
相パルスと呼ぶ）の２つのパルスに分けようと言
うものである。一般的にはこうすれば位相同期点
（位相動作点）がデイジタル的に正確に定まるの
で好ましいと言えるし、また第４図に示す速度誤
差検出回路５の実施例と良くつり合いがとれると
いう利点もある。図中３４はクロツクパルス入力
端子CK、出力端子、クリア端子CLを持つＫ
進カウンタである。３５は前記微分回路３１の負
の微分パルスでセツトされ、上記端子出力で
リセツトされるRSフリツプフロツプで、正論理
出力端子Ｑを持つものであり、一方Ｑ端子は前記
Ｋ進カウンタ３４のクリア端子CLに接続されて
いる。今加速パルスもしくは減速パルスの立下り
が与えられると微分回路３１で負の微分パルスが
発生し、これによつてRSフリツプフロツプ３５
がセツトされＱ端子が“１”レベルとなる。する
と、Ｋ進カウンタ３４のクリアは解除されるので
カウントが開始する。カウント中は端子の出
力は“１”レベルとする。Ｋ個のクロツクパルス
をカウントするとその瞬間端子は“１”レベ
ルから“０”レベルに変化する。その結果RSフ
リツプフロツプ３５はリセツトされ、Ｑ端子出力
が“０”レベルに変化するので前記Ｋ進カウンタ
３４はクリア（リセツト）される。以上の結果
RSフリツプフロツプ３５のＱ端子出力は、加速
パルスもしくは減速パルスの立下りからＫτの巾
のパルスを与えることになる。３６はインバータ
回路であり、当該実施例の第２の合成回路１２の
出力（RSフリツプフロツプ３３のＱ端子出力）
を反転させる。３７，３８は上記インバータ回路
３６の出力とRSフリツプフロツプ３５のＱ端子
出力（即ちＫτの巾のパルス）を入力とする
NOR回路及びAND回路であつて、もしRSフリツ
プフロツプ３３のＱ端子出力パルスの方が前記Ｋ
τの巾のパルスより長ければその長い分だけが
NOR回路３７より出力され、もし逆に短かけれ
ばその短い分だけがAND回路３８より出力され
る。前者はモータ１の回転位相をすすめるための
進相パルスに相当し、後者は遅らせるための遅相
パルスに相当する。

以上のように合成補助回路１７は位相の動作点
をデイジタル的に精度よく与えることを目的とし
たものであるが、位相の動作点は後段でアナログ
的に与えることも可能であるので不可欠の要素で
はない。

なおこの実施例では転送カウンタはダウンカウ
ンタを使つたが、アツプダウンカウンタ１１より
その内容の補数を転送し、これをアツプカウント
するカウンタを使つてもよい。

また転送カウンタはアツプダウンカウンタと
し、転送された内容が“Ｋ”より大なるとき
“Ｋ”までダウンカウントし、“Ｋ”より小なると
きは“Ｋ”までアツプカウントし、それに要する
時間をそれぞれ独立したパルスの巾で与えるよう
にしても良い。この場合前記合成補助回路１７は
不要となる。

次に第７図は本発明のフイルタ回路１３の一実
施例である。図中４１，４２はそれぞれ加速パル
スと減速パルス、進相パルスと遅相パルスによつ
て動作するチヤージポンプ回路であつて、加速パ
ルス及び進相パルスはそれぞれインバータ４３，
４４を介して反転され、トランジスタ４５，４６
のベースに与えられる。従つてトランジスタ４５
及び４６はそれぞれ加速パルス及び進相パルスが
与えられたときのみONし、演算増幅器５３で構
成される反転加算アクテイブフイルタ回路５８に
対して電流を吐出する。一方減速パルス及び遅相
パルスはそれぞれトランジスタ４７，４８のベー
スに与えられ、その間だけ該トランジスタはON
し、いずれも反転加算アクテイブフイルタ回路５
８より電流を吸引する。反転加算アクテイブフイ
ルタ回路５８は速度誤差情報と、累積速度誤差情
報（位相誤差情報）を加算する役目と、アクテイ
ブフイルタの役目を持つている。５４，５５，５
６は加算ゲインを決める抵抗であつて、５７はフ
イルタコンデンサである。なお、抵抗４９，５
０，５１，５２はリーク電流防止のために付け加
えているものである。

以上のように構成することによつて、速度誤差
情報、累積速度誤差情報をなめらかな直流に変換
することが出来る。なおこの出力はモータ駆動回
路１４に接続される。

第８図はモータ１の回転数を変更するために本
発明で前述した第１の一定パルス巾発生回路６と
置換すべき可変パルス巾発生回路である。図中６
１はプリセツト入力端子を有するプログラマブル
カウンタであり、プリセツト入力のＸ端子（複
数）に通常２進数で設定された値をカウントし終
えると端子より“０”レベルを出力するよう
に構成されている。なお６２はプログラマブルカ
ウンタ６１のカウント数のプリセツトを行うため
の設定回路で、スイツチ群６３と“１”レベルを
与えるための抵抗群６４から構成される。

本方式によれば、第１の一定パルス巾発生回路
６の中のＮ進カウンタのカウント数は固定でな
く、自在に変更させることが可能となるので、前
述の １／f₀＝Ｎτ＋Ｍτ の式で決定される基準周波数f₀を自在に変更で
き、その結果モータの回転数を変更することがで
きる。

また上式より明らかなように、一定パルス巾発
生回路７のＭ進カウンタのカウント数Ｍを変更し
てもモータ１の回転数を変えることができるのは
言うまでもないことであつて、このＭ進カウンタ
を前述のプログラマブルカウンタに置換しても同
等の効果が期待できる。また場合によつてＮ、Ｎ
両方を可変にしても同等の効果が期待できる。

以上述べたように、本発明によるモータの速度
制御装置の特徴をまとめると以下のようになる。

(1) 上記速度誤差情報を累積的にアツプダウンカ
ウンタでカウントしてデイジタル的に積分する
ことによつて、実質的に従来の位相比較器を用
い直接的にモータの回転位相と基準パルスの位
相を比較して得られる位相誤差情報と全く等価
な累積速度誤差情報を得ることができ、これに
よつてモータを位相制御して負荷安定度を向上
させることができる。

(2) 上記手段はカウンタを主体としたデイジタル
回路で構成されるため周囲温度の変化、経年的
な変化の少ない位相制御ができる。

(3) 上記累積速度誤差情報はモータの回転速度、
位相に対して、いわゆる飽和形の特性を示すた
め、位相同期引込み特性が極めてすぐれたもの
となつている。

(4) 速度誤差検出回路、累積速度誤差検出回路は
すべてデイジタル回路で構成できるため、
I²L、またはＣ−MOSなどIC化に適しており、
従来のサンプルホールド形誤差検出方法のよう
に外付けコンデンサなど素子も不要になりコス
トダウンがはかれる。

【図面の簡単な説明】

第１図は本発明の概念を説明するブロツク図、
第２図は本発明の速度誤差検出回路の動作タイム
チヤート、第３図はアツプダウンカウンタの特性
をモデル化した説明図、第４図は本発明の速度誤
差検出回路の一実施例を示すブロツク図、第５図
は本発明の累積速度誤差検出回路の一実施例を示
すブロツク図、第６図は本発明の累積速度誤差検
出回路の別の実施例を示すブロツク図、第７図は
本発明のフイルタ回路の一実施例を示すブロツク
図、第８図は第１の一定パルス巾発生回路と置換
すべき可変パルス巾発生回路のブロツク図であ
る。 １…モータ、２…タコジエネレータ、４…基準
周波数信号発生回路、５…速度誤差検出回路、６
…第１の一定パルス巾発生回路、７…第２の一定
パルス巾発生回路、８…第１の合成回路、９…累
積速度誤差検出回路、１１…アツプダウンカウン
タ、１２…第２の合成回路、１３…フイルタ回
路、１４…モータ駆動回路、２２…Ｎ進カウン
タ、２４…Ｍ進カウンタ、３２…ダウンカウン
タ、３４…Ｋ進カウンタ、４１，４２…チヤージ
ポンプ回路、６１…プログラマブルカウンタ。

Claims (1)

1. 【特許請求の範囲】 １ モータの回転数に比例する周波数の回転信号
   を該モータから取り出して出力するタコジエネレ
   ータと、該モータの回転の基準となるべきクロツ
   ク信号を出力する基準周波数信号発生装置と、上
   記回転信号によつてトリガされ上記クロツク信号
   をカウント開始しＮ個（Ｎ：整数）カウントする
   間は第１レベルを保ち、Ｎ個カウント終了後は直
   ちに第２レベルとなるようなＮ進カウンタで構成
   される第１の一定パルス巾発生回路と、該第１の
   一定パルス巾発生回路の出力パルスの後縁によつ
   てトリガされ前記クロツク信号をカウント開始し
   Ｍ個（Ｍ：整数）カウントする間は第１のレベル
   を保ち、Ｍ個カウント終了後は直ちに第２レベル
   となるようなＭ進カウンタで構成される第２の一
   定パルス巾発生回路と、上記第１及び第２の一定
   パルス巾発生回路の出力パルスを合成して前記モ
   ータの速度誤差情報を与える第１の合成回路と、
   該第１の合成回路の出力と前記クロツク信号とに
   よつて前記速度誤差情報を累積的にデジタル積分
   するアツプダウンカウンタと、該アツプダウンカ
   ウンタの内容に従つて前記モータの累積速度誤差
   情報を与える第２の合成回路と、上記第１及び第
   ２の合成回路の両出力を平滑するフイルタ回路
   と、該フイルタ回路の出力に従つて前記モータを
   駆動するモータ駆動回路とを有することを特徴と
   するモータの速度制御装置。 ２ 第１の合成回路は、前記第１及び第２の一定
   パルス巾発生回路の両出力パルスの論理和、論理
   積を作る論理回路を含めて構成し、第２の合成回
   路は、アツプダウンカウンタの内容を並列的に取
   り出しこれをデジタル−アナログ変換するＤ／Ａ
   コンバータを含めて構成されることを特徴とする
   特許請求の範囲第１項記載のモータの速度制御装
   置。 ３ 第１の合成回路は、第１及び第２の一定パル
   ス巾発生回路の両出力パルスの論理和、論理積を
   作る論理回路を含めて構成し、第２の合成回路
   は、アツプダウンカウンタの内容が転送される転
   送カウンタと該カウンタをアツプカウントあるい
   はダウンカウントあるいはアツプダウンカウント
   してその転送される内容に応じた時間巾のパルス
   を作る論理回路を含めて構成されることを特徴と
   する特許請求の範囲第１項記載のモータの速度制
   御装置。