JPS6266338A

JPS6266338A - パイプライン機構の試験方法

Info

Publication number: JPS6266338A
Application number: JP60205614A
Authority: JP
Inventors: Tatsumi Hayashi; 林　辰己
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1985-09-18
Filing date: 1985-09-18
Publication date: 1987-03-25
Also published as: JPH0214734B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕パイプライン方式で処理され、逐次化命令の処理機構を
備えた情報処理装置において、一般命令のみのテスト命
令列と、逐次化命令を含むテスト命令列とを主記憶装置
上に用意し、該主記憶装置から読み出した一般命令のみ
のテスト命令列をパイプラインに投入して得られた処理
結果と、逐次化命令と、複数個の一般命令とを交互に並
べたテスト命令列を同じパイプラインに投入して得られ
た処理結果とを比較することにより、該パイプライン機
構の障害箇所を同定するようにしたものである。

〔産業上の利用分野〕

本発明は、パイプライン方式で処理される情報処理装置
におけるパイプライン機構の試験方法に関する。

最近の計算機システム（情報処理装置）の著しい普及に
伴って、計算機システムによって処理されるデータ量が
増加してくるに従い、該計算機システムの処理能力の向
上に対する要求は益々高くなってきている。

該計算機システムの処理能力を向上さ一口る為の−・つ
の方法として、複数個の命令をパイプラインに投入して
、一時に複数の命令をパイプライン方式で実行する形式
が多くなってきた。

このようなパイプライン方式による計算機システムの該
パイプライン機構を試験゛する場合、−・般には、該計
算機システムを保守、運用する為に備えられているサー
ビスプロセッサ（ＳＶｌｌ）に対して、該計算機システ
ムの中央処理装置（ＣＩｌｌｌ）から、所謂保守命令を
発行し、該パイプライン機構を試験する方法が採られて
いるが、この方法では試験に時間がかかる問題があり、
該パイプライン機構に対する効果的な試験方法が待たれ
るようになってきた。

〔従来の技術〕

第４図は従来のパイプライン機構に対する試験方法を説
明する図であって、（ａ）はそのハードウェア構成を示
し、（ｂ）は試験手順をフし１−で示したものである。

先ず、パイプライン機構に対する試験の開始に当たって
、中央処理装置（以下、ＣＰＩＩと云つ）１が、主記憶
装置（ＭＳ）　３Ｊ−の試験プログラムを実行して、サ
ービスプロセッサ（以下、ＳｖＰと云う）２に対する保
守命令を発行し、該ＳＶＰ　２側に設置ノられている試
験プログラムを起動する。　（ステップ２０参照）ＳＶＰ　２において、該試験プログラムが実行される（
ＣＩＩＵ　１のハードウェア機構の変更）ことにより、
ＣＰＵ　ｌ内の当該パイプライン機構に対するイニシャ
ライズ（該パイプラインに、何も投入されていない状態
にする）が行われた後、ＣＰＵ　１に被テスト命令を設
定し、ＣＰＩＩ　１の動作モードを、例えば、１ステツ
プモートにして、ＣＰｌｌ　１に該被テスト命令を１ク
ロック充実行させる。　（ステップ２１．２２参照）この後、ＣＰＵ　Ｉが該被テスト命令を１ステツプモー
ドで実行した結果を見る為に、スキャンアウトを行い、
該試験結果の確認を行う。

上記の試験を、例えば、複数の被テスト命令について行
い、そのテスト結果によって、当該パイプライン機構の
障害箇所の同定を行う。　（ステップ２３．２４参照）該パイプライン機構に対する一連のテストが終了すると
、該ＣＰＩＪ　１の動作モードをノーマルモー１”　（
ＣＰＩＩ　］　（７）　ハードウェア機構の復元）にし
て、制御をＣＰｌｌ　１に戻すことにより、一連の診断
処理が終了する。　（ステップ２５参照）〔発明が解決しようとする問題点〕従って、従来方式においては、ＣＰＩＩ　１側において
、試験の都度保守命令を発行する必要があり、ＣＰＵ　
ｌ側での試験プログラムの構成が複雑になると云う問題
があった。

又、ＳＶＰ　２側においても、該ＣＰＵ　１が発行する
一Ｆ記保守命令によって起動される試験プログラムを設
ける必要があり、ＣＰＵ　１のパイプライン機構を試験
するのに、ＣｐＨｌ側と、　ＳＶＰ　２側の両方におい
て、試験プログラムを用意しなければならないと云う問
題があった。

本発明は上記従来の欠点に鑑み、ｃｐｕ内のパイプライ
ン機構を段階的なテスト命令列で試験することにより、
該パイプライン機構の正常性の確認を効率的に行う方法
を提供することを目的とするものである。

〔問題点を解決する為の手段〕

第１図は本発明の詳細な説明する図である。

本発明においては、ＣＰＵ　２のパイプライン機構を試
験するのに、一般の被疑命令のみのテスト命令列［６］
と、逐次化命令と複数個の被疑命令とを交互に組み合わ
せたテスト命令列［１］〜［５］とを主記憶装置（ＭＳ
）上に用意し、該主舵ｔａ装置（ＭＳ）から読み出した
、上記テスト命令列■をパイプラインに投入した時の処
理結果と、テスト命令列［１］〜［５］を順次同じパイ
プラインに投入した時の処理結果とを収集して比較する
ように構成する。

〔作用〕

即ち、本発明によれば、パイプライン方式で処理され、
逐次化命令の処理機構を偏えた情報処理装置において、
一般命令のみのテスト命令列と。

逐次化命令を含むテスト命令列とを主記憶装置（ＭＳ）
上に用意し、該主起↑ａ装置（ＭＳ）から読み出した一
般命令のみのテスト命令列■をパイプラインに投入して
得られた処理結果と、逐次化命令と、一般命令とを交互
に並べたテスト命令列［１］〜［５］を回しパイプライ
ンに投入して得られた処理結果とを比較することにより
、該パイプライン機構の障害箇所を同定するようにした
ものであるので、（１）段階的なテスト命令列［１］〜
［５］を選択することにより、パイプラインをステージ
単位に試験することができる。ｆ２１　ＣＰ　Ｕ側で保
守命令を使用しなくても良く、試験プログラムの構成が
簡単になる。（３）処理速度の遅いｓｖｐを使用する必
要がないので、試験時間が短縮される等の効果がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

第２図は本発明の一実施例を示した図であって、（ａ）
はブロック構成を模式的に示し、（ｂ）は動作を流れ図
で示した図であり、第３図はパイプライン機構の構成を
示した図である。

本実施例におけるパイプライン機構１ａは、第３図に示
したように、ステージ１〜ステージ５迄の５段構成とす
る。

又、逐次化命令は、当該命令がパイプラインに投入され
、その第１ステージにおいて、逐次化命令であることが
認識されると、既に該パイプラインに投入されている命
令をはきだすと共に、次に該パイプラインに入ってくる
命令を抑止し、上記はきだしが完了すると、次の命令が
該パイプライン機構に入ってくることを許容し、以降は
一般命令（但し、無操作命令）のように該パイプライン
機構を通過するように機能する。

以下、第１図を参照しながら第２図、第３図によって本
発明によるパイプライン機構の試験方法を説明づる。先
ず、第２図において、ステップ１０：前述のように、本実施例で示したパイプ
ライン１ａは５段構成であるので、逐次化命令を含まな
いテスト命令として、例えば、５命令（命令１〜命令５
）からなるテスト命令列■を主記憶装置（ＭＳ）　３上
に作成する。

若し、ｎ段のパイプライン機構が対象であれば、ｎ命令
が必要となる。

ステップ１１：次に、第３図で示したパイプライン機措
りａ内のレジスク、メモリ等に被演算データを設定し、
上記命令列の実行できる環境を作る。

ステップ１２．１３　　ニステンプ１０で作成した、逐
次化命令を含まないテスト命令列■を、主記憶装置（Ｍ
Ｓ）　３から読み出し、パイプライン１ａに逐次投入し
て実行し、その実行結果（レジスタ、メモリの内容）を
収集して期待値とする。

ステップ１４ニステツプ１０で作成した逐次化命令を含
まないテスト命令列［６］の各命令の間に逐次化命令を
設定し、第１図■〜■で示した逐次化命令を含むテスト
命令列群を主記憶装置（ＭＳ）　３上に作成する。

第１図のテスト命令列群■〜■において、■は第２．３
図のパイプラインｉｔ！１ａに１命令（命令１１−１命
令５）宛通過させるテスト命令列である。

■は該パイプライン機構１８に、２つの命令（命令１，
２．或いは命令３，４等）を同時に通過させるテスト命
令列である。

同じようにして、■〜■で示したテスト命令列は、該パ
イプライン機構１ａに、逐次化命令の間に挾まれている
命令のみを通過させるテスト命令列である。

このように、本発明において使用されるテスト命令列は
、それぞれにおいて、パイプライン機構１ａに一度に投
入される命令の数を段階的にした所に特徴がある。

ステップ１５ニステツプ１１で設定したように、該パイ
プライン機構１ａ内のレジスタ、メモリ等に、被演算デ
ータを設定し、上記命令列の実行できる環境を作る。

ステップ１６．１７．１８　ニステップ１４で作成した
テスト命令列［１］〜［５］を、上記１ａ装置（ＭＳ）
　３から読み出し、上記パイプライン１ａに順次投入し
て実行し、その実行結果（レジスタ、メモリ等）を収集
して、ステップ１３で収集した逐次化命令を含まない時
の実行結果く期待値）と、該逐次化命令を含んだ時の実
行結果とを比較する。

この処理を、第１図で示したテス］・命令列■〜■につ
いて行い、正常に終了したかどうかを確認、する。

若し、エラーが検出された時には、何回目（即ち、■〜
■の何れのナス１−命令列の時）乙こエラーが検出され
たかによって、パイプライン機構１ａのと゛のスアージ
でのコニラーかを知ることができる。

例えば、第３図のパイプライン機構１８において、ステ
ージ（３に障害があったとすると、第１図のテスト命令
列（ｆ）〜■ば、図示の如く、それぞれのテスト命令列
において、一度に該パイプライン機構を流れる命令の数
が異なるように構成されているので、障害ステージの位
ｉｆｆと１上記命令列の３、■め合わせによって、例え
ば、Ｌ・ジスタコンフリクト等が発止して、エラーとな
る命令列と、エラーにならない命令列が存在することに
なる。

従って、第１図の■〜■のようなテスト命令列を試験対
象であるパイプライン１ａの各ステージに対応して多数
設けて、それぞれを当該パイプライン機構に流し、何れ
の命令列でエラーになったかを解析するごとによって、
障害ステージが検知できることになる。

即ち、本発明は、パイプライン１ａのあるステージが障
害になっている時、該パイプライン１ａに１命令宛か流
れる時にはエラーとはならないが、複数個の命令列が一
度に流れると、命令の相互関係によってエラーとなるこ
とかあることに着目した試験法と云うことができる。

このように、本発明においては、逐次化命令を含まない
テスト命令列をパイプライン機構に投入した時の演算結
果（期待値）と、逐次化命令と上記命令列とを組め合わ
セたテスト命令列の群を作成し、パイプライン機構に一
度に流れる命令の数を変えるようにして、該パイプライ
ン機構に投入した時の演算結果とを比較し、どの組み合
わせの時にエラーになったかによっζ、該パイプライン
機構の障害ステージを検知するようにした所に特徴があ
る。

〔発明の効果〕

以上、詳細に説明したように、本発明のパイプライン装
置の試験方法は、パイプライン方式で処理され、逐次化
命令の処理機構を備えた情報処理装置において、一般命
令のみのテスト命令列と１逐次化命令を含むテス］・命
令列とを主記憶装置口Ｓ）ｌに用意し、該主記憶装置（
ＭＳ）から読め出した一般命令のみのテスト命令列■を
パイプラインに投入して得られた処理結果と、逐次化命
令と、一般命令とを交互に並べたテスト命令列［１］〜
［５］を同しパイプラインに投入して得られた処理結果
とを比較することにより、該パイプライン機構の障害箇
所を同定するようにしたものであるので、（１１段階的
なテスト命令列［１］〜［５］を選択するごとにより、
パイプラインをステージ単位に試験するごとができる。

（２＋　ＣＰ　ＩＪ側で保守命令を使用しなくても良く
、試験プログラムの構成が簡単になる。（３）処理速度
の遅いｓｖｐを使用する必要がないので、試験時間が短
縮される等の効果がある。

【図面の簡単な説明】

第１図は本発明の詳細な説明する図。第２図は本発明の一実施例を示した図。第３図はパイプライン機構の構成を示した図。第４図は従来のパイプライン機構の試験方法を説明する
図。である。図面において、１は中央処理装置（ＣＰＵ）　。］ａばパイプライン、又はパイプライン機構。２はザービスプロセソザ（ＳＶＰ）。３は主記憶装置（ＭＳ）。１０〜１８．２０〜２５はそれぞれ処理ステップ。 ■〜■はテスト命令列。をそれぞれ示す。４５本のハ０イノ°う４ン宇々、横−（角し　４ｊり誌動力技とき老ロ月４６冴３圏

Claims

【特許請求の範囲】パイプライン方式で処理され、逐次化命令の処理機構を
備えた情報処理装置において、一般命令のみのテスト命令列［６］と、該一般命令と逐
次化命令とを混在させたテスト命令列［１］〜［５］と
を主記憶装置（ＭＳ）（３）上に設定し、上記主記憶装
置（ＭＳ）（３）から読み取った該テスト命令列［１］
〜［６］を順次、上記パイプライン（１ａ）に投入して
、該一般命令のみのテスト命令列［６］の処理結果と、
逐次化命令を含むテスト命令列［１］〜［５］を実行し
て、該逐次化命令により該パイプライン動作を一旦停止
させた後、該複数個の一般命令を実行した時の処理結果
とを比較するようにしたことを特徴とするパイプライン
機構の試験方法。