JPS6266367A - 主記憶制御方式 - Google Patents
主記憶制御方式Info
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- JPS6266367A JPS6266367A JP20753785A JP20753785A JPS6266367A JP S6266367 A JPS6266367 A JP S6266367A JP 20753785 A JP20753785 A JP 20753785A JP 20753785 A JP20753785 A JP 20753785A JP S6266367 A JPS6266367 A JP S6266367A
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- Japan
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- access
- throughput
- addresses
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概 要］
主記憶装置に対するアクセススループットの異なる複数
の処理装置が接続された情報処理システムにおいて、ア
クセススループットが他の装置より小さい処理装置か、
アクセススループソＩ・が他の装置より大きい処理装置
のいずれか一方による連続したアドレスのアクセス順序
を、アドレスの降順に行うように構成したもので、これ
によりアクセススループットの大きい方の処理装置のア
クセススループットが低下するのを防止できる。
の処理装置が接続された情報処理システムにおいて、ア
クセススループットが他の装置より小さい処理装置か、
アクセススループソＩ・が他の装置より大きい処理装置
のいずれか一方による連続したアドレスのアクセス順序
を、アドレスの降順に行うように構成したもので、これ
によりアクセススループットの大きい方の処理装置のア
クセススループットが低下するのを防止できる。
［産業上の利用分野］
本発明は、主記憶装置に対する複数台の処理装置による
アクセスの制御に係わり、特に主記憶装置に対するスル
ープットが異なる複数台の処理装置によるアクセスの制
御に関するものである。
アクセスの制御に係わり、特に主記憶装置に対するスル
ープットが異なる複数台の処理装置によるアクセスの制
御に関するものである。
［従来の技術］
主記憶装置に対するスループットが異なる複数台の処理
装置が接続された電子計算機システムにおいて、連続し
たアドレスに対して複数台の処理装置が同時に主記憶を
アクセスして場合、スループットの大きい処理装置のス
ループットが、スループットの小さい処理装置のスルー
ブツトと同じになってしまうという問題点がある。
装置が接続された電子計算機システムにおいて、連続し
たアドレスに対して複数台の処理装置が同時に主記憶を
アクセスして場合、スループットの大きい処理装置のス
ループットが、スループットの小さい処理装置のスルー
ブツトと同じになってしまうという問題点がある。
第３図は、この問題点を説明するためのシステム構成例
を示す図である。
を示す図である。
第３図において、ＭＳＵは主記憶装置、ＭＣＵは主起ｊ
ＴＶ制御装置、ＶＵばへクトルユニソト、ＳＵはスカラ
ユニソト、ＣＨＰはチャネルプロセッサ、ＥＳＵは拡張
記憶装置、ＥＭＵは拡張記憶制御装置である。
ＴＶ制御装置、ＶＵばへクトルユニソト、ＳＵはスカラ
ユニソト、ＣＨＰはチャネルプロセッサ、ＥＳＵは拡張
記憶装置、ＥＭＵは拡張記憶制御装置である。
ヘクトルユニソト（ＶＵ）が持つロート・ストアバイブ
ラインのアクセス・スループ・７トは、４エレメント／
１τ （τはサイクルタイム）であるとする。
ラインのアクセス・スループ・７トは、４エレメント／
１τ （τはサイクルタイム）であるとする。
拡張記憶制御装置（ＥＭＵ）が持つロート・ストアパイ
プラインのアクセス・スループソＩ−は、１エレメント
／１τであるとする。ただし、アクセス効率を向上する
ために、４ニレメン１〜／４τでアクセスする。
プラインのアクセス・スループソＩ−は、１エレメント
／１τであるとする。ただし、アクセス効率を向上する
ために、４ニレメン１〜／４τでアクセスする。
従って、ベクトルユニソＩ−（ＶＵ）は拡張記憶制御装
置（ＥＭＵ）に比べて４倍のスルーブツトがある。
置（ＥＭＵ）に比べて４倍のスルーブツトがある。
第４図および第５図は、縦軸に時間をとり、横軸に主記
憶装置の論理記憶番号（以下、ＬＳと略称する）をとっ
て、ヘクＩ・ルユニソト（ＶＵ）からのアクセス（以下
、■Ｕアクセスという）と、拡張記憶制御装置（ＥＭＵ
）からのアクセス（以下、ＥＭｔＪアクセスという）の
状況を示すアクセス状態図である。
憶装置の論理記憶番号（以下、ＬＳと略称する）をとっ
て、ヘクＩ・ルユニソト（ＶＵ）からのアクセス（以下
、■Ｕアクセスという）と、拡張記憶制御装置（ＥＭＵ
）からのアクセス（以下、ＥＭｔＪアクセスという）の
状況を示すアクセス状態図である。
図において、ＬＳにアクセスされると縦方向に線が伸び
るのは、ＬＳビジィ時間のためであって、その間このＬ
Ｓに対する他のアクセスが禁止される。
るのは、ＬＳビジィ時間のためであって、その間このＬ
Ｓに対する他のアクセスが禁止される。
第４図は、ＶＵアクセスとＥＭＵアクセスとの間で同−
ＬＳに対する競合がないので、ＶＵのアクセス・スルー
プットが低下していない場合を示す。
ＬＳに対する競合がないので、ＶＵのアクセス・スルー
プットが低下していない場合を示す。
第５図では、ＥＭＵアクセスによるＬＳビジィ時間のた
め、ＶＵアクセスがＬＳビジィ「オフ」まで待たされて
いる。このため、ＶＵのアクセス・スループットが低下
し、ＥＭＵのスループットと同じになってしまっている
。
め、ＶＵアクセスがＬＳビジィ「オフ」まで待たされて
いる。このため、ＶＵのアクセス・スループットが低下
し、ＥＭＵのスループットと同じになってしまっている
。
［発明が解決しようとする問題点］
上記に説明したように、従来方式によれば、スループッ
トの大きい方の処理装置のスループットが低下して、ス
ループットの小さい方の処理装置のスルーブツトと同じ
になってしまうとい・う問題点かあった。
トの大きい方の処理装置のスループットが低下して、ス
ループットの小さい方の処理装置のスルーブツトと同じ
になってしまうとい・う問題点かあった。
本発明は、このような問題点を解消した新規な主記憶制
御方式を提供しようとするものである。
御方式を提供しようとするものである。
［問題点を解決するための手段］
第１図は本発明の主記憶制御方式の原理を示すアクセス
状態図である。
状態図である。
連続するアドレスのＬＳにアクセスするには、若いアド
レスの方から大きいアドレスの方へ順番に、即しアドレ
スの昇順にアクセスするのが通常であるか、本発明では
、スループットが他よりも小さい処理装置、またはスル
ーブツトが他よりも大きい処理装置のいずれか一方のア
クセス順序を逆とし、即ち降順とするよう変換するもの
である。
レスの方から大きいアドレスの方へ順番に、即しアドレ
スの昇順にアクセスするのが通常であるか、本発明では
、スループットが他よりも小さい処理装置、またはスル
ーブツトが他よりも大きい処理装置のいずれか一方のア
クセス順序を逆とし、即ち降順とするよう変換するもの
である。
第１図において、ＶＵアクセスはアドレスの昇順にアク
セスするようになっているが、ＥＭＵアクセスは逆にア
ドレスの降順にアクセスするようになっている。
セスするようになっているが、ＥＭＵアクセスは逆にア
ドレスの降順にアクセスするようになっている。
これによって、一時的にＶＵアクセスとＥＭＵアクセス
がＬＳビジィ競合を起したとしても、それはＬＳビジィ
時間以内のものであり、スループットは保証される。
がＬＳビジィ競合を起したとしても、それはＬＳビジィ
時間以内のものであり、スループットは保証される。
［作用コ
上記の構成をとることによって、連続したアドレスに対
して複数台の処理装置が同時にアクセスする場合におい
て、スループットの大きい方の処理装置のスループット
が低下し、スループットの小さい方の処理装置のスルー
プットと同しくなってしまうという不具合は解消される
。
して複数台の処理装置が同時にアクセスする場合におい
て、スループットの大きい方の処理装置のスループット
が低下し、スループットの小さい方の処理装置のスルー
プットと同しくなってしまうという不具合は解消される
。
これによって、システムの総合処理能）］を向上するこ
とができる。
とができる。
［実施例コ
以下第２図に示す実施例により、本発明をさらに具体的
に説明する。
に説明する。
本発明を、スループットの小さいＥＭＵアクセスに対し
て適用しても、スループットの大きい■Ｕアクセスに対
して適用しても、効果は同しであるが、ここではＥＭＵ
アクセスに適用した場合について説明する。
て適用しても、スループットの大きい■Ｕアクセスに対
して適用しても、効果は同しであるが、ここではＥＭＵ
アクセスに適用した場合について説明する。
第２図は、本発明の実施例におけるＥＭＵのアクセス要
求ア「レス発生回路であって、ＥＭＵアクセスのための
降順アドレスを発生する回路である。
求ア「レス発生回路であって、ＥＭＵアクセスのための
降順アドレスを発生する回路である。
拡張記憶制御装置（Ｅ Ｍ Ｕ）が主記憶アクセスを発
信するときは、スカラユニソト（Ｓ Ｕ）からロード・
ストアを示すオペレーションコード（Ｏｐｃ）、先頭ア
ドレス（ＳＡ）、エレメント数（ＥＬ）等が与えられる
。
信するときは、スカラユニソト（Ｓ Ｕ）からロード・
ストアを示すオペレーションコード（Ｏｐｃ）、先頭ア
ドレス（ＳＡ）、エレメント数（ＥＬ）等が与えられる
。
これらは、ＥＭＵ内部の制御信号によって、ＯＰＣレジ
スク（ＯＰＣ−１２ＥＧ） １、ＳＡレジスタ（ＳＡ
−ＲＥＧ）２、ＥＬレジスタ（ＥＬ−ＲＥＧ） ３にそ
れぞれセットされる。
スク（ＯＰＣ−１２ＥＧ） １、ＳＡレジスタ（ＳＡ
−ＲＥＧ）２、ＥＬレジスタ（ＥＬ−ＲＥＧ） ３にそ
れぞれセットされる。
ＥＭＵの先頭アドレス（ＳＡ）を１００００番地、エレ
メント数（ＥＬ）を２５６エレメント、オペレーション
コード（ＯＰ Ｃ）を“５ＴＯＲＥ”としたときの動作
例は、次のとおりである。なお、本実施例では、アドレ
スはバイト単位に付与されており、１エレメントは８バ
イト、１回のアクセスで４エレメント（即ち３２バイト
）ずつ読出し／書込みされる。
メント数（ＥＬ）を２５６エレメント、オペレーション
コード（ＯＰ Ｃ）を“５ＴＯＲＥ”としたときの動作
例は、次のとおりである。なお、本実施例では、アドレ
スはバイト単位に付与されており、１エレメントは８バ
イト、１回のアクセスで４エレメント（即ち３２バイト
）ずつ読出し／書込みされる。
（１）ＯＰＣＬ／ジスタ（ＯＰＣ−１’１ＥＧ） １
ニ“５ＴＯＲＥ″コード、 ＳＡレジ７、 夕（ＳＡ−ＲＥＧ） ２ ニ“１０００
０” （１６進）、 Ｅ Ｌ レジスタ（ＥＬ−ＲＥＧ） ３ ニ“１００”
（１６進）、 がセットされる。
ニ“５ＴＯＲＥ″コード、 ＳＡレジ７、 夕（ＳＡ−ＲＥＧ） ２ ニ“１０００
０” （１６進）、 Ｅ Ｌ レジスタ（ＥＬ−ＲＥＧ） ３ ニ“１００”
（１６進）、 がセットされる。
（２）ＳＡｌｚジ、Ｚ、 夕（ＳＡ−ＲＥＧ） ２がら
の先頭アドレス（Ｓ Ａ）と、ＥＬレジスタ（ＥＬ−Ｒ
ＥＧ） ３がらのエレメント数（ＥＬ）とがら、終了ア
ドレス計算回路４において、終了アドレス″ＳＡ十ＥＬ
＊８”が算出され、これから減算器６により“２０”
（１６進）を引いた結果が、ＲＡレジスタ（ＲＡ−ＲＥ
Ｇ） ７にセットされる。
の先頭アドレス（Ｓ Ａ）と、ＥＬレジスタ（ＥＬ−Ｒ
ＥＧ） ３がらのエレメント数（ＥＬ）とがら、終了ア
ドレス計算回路４において、終了アドレス″ＳＡ十ＥＬ
＊８”が算出され、これから減算器６により“２０”
（１６進）を引いた結果が、ＲＡレジスタ（ＲＡ−ＲＥ
Ｇ） ７にセットされる。
（３）ＥＬ減算レジスタ（ＥＬ−ＤＥＣ−ＲＥＧ） ９
には、ＥＬレジスタ（ＥＬ−ＲＥＧ） ３からの“１０
０″ （１６進）がセットされ、要求制御回路（ＲＥＱ
−ＣＴＬ）１１によって、ＲＥＱバリッドの信号が送出
され、要求アドレス・レジスタ（ＲＡ−ＲＵＧ） ７に
セントされた要求アドレスも送出される。
には、ＥＬレジスタ（ＥＬ−ＲＥＧ） ３からの“１０
０″ （１６進）がセットされ、要求制御回路（ＲＥＱ
−ＣＴＬ）１１によって、ＲＥＱバリッドの信号が送出
され、要求アドレス・レジスタ（ＲＡ−ＲＵＧ） ７に
セントされた要求アドレスも送出される。
（４）ＲＥＱバリッドの信号が出ると、セレクタ（ＳＥ
Ｌ） ５が切り替わり、ＲＡ−ＲＥＧ ７→ＳＥＬ
５−減算器６の経路が選択され、２０” （１６進）ず
つ減算される。
Ｌ） ５が切り替わり、ＲＡ−ＲＥＧ ７→ＳＥＬ
５−減算器６の経路が選択され、２０” （１６進）ず
つ減算される。
（５）同じく、セレクタ（Ｓ’ＥＬ） ８が切り替わ
り、ＥＬ−ＤＥＣ−ＲＥＧ ９→（−４）レジスタ１０
→ＳＥＬ ８→ＥＬ−ＤＥＣ−ＲＥＧ ９の経路が選択
され、４ずつ減算していく。
り、ＥＬ−ＤＥＣ−ＲＥＧ ９→（−４）レジスタ１０
→ＳＥＬ ８→ＥＬ−ＤＥＣ−ＲＥＧ ９の経路が選択
され、４ずつ減算していく。
（６）この動作をＥＬ−ＤＥＣ−ＲＥＧ ９が“０”と
なるまで繰り返す。
なるまで繰り返す。
［発明の効果］
以上説明のように本発明によれば、アクセス・スループ
ットの異なる複数の処理装置からの主記憶の連続するア
ドレスに対する同時のアクセスにおいても、スループッ
トの大きい処理装置のスループットの低下を避けること
ができ、データ処理効率の向上に寄与する効果はきわめ
て大きい。
ットの異なる複数の処理装置からの主記憶の連続するア
ドレスに対する同時のアクセスにおいても、スループッ
トの大きい処理装置のスループットの低下を避けること
ができ、データ処理効率の向上に寄与する効果はきわめ
て大きい。
第１図は本発明の原理を示すアクセス状態図、第２図は
本発明の実施例におけるアクセス要求アドレス発生回路
のブロック図、 第３図はシステム構成図、 第４図は従来例のアクセス状態図（その１）、第５図は
従来例のアクセス状態図（その２）である。 図面において、 １はＯＰコード・レジスタ（ＯＰＣ−ＲＥＧ）、２はス
タートアドレス・レジスタ（ＳＡ−ＲＥＧ）、３はエレ
メント数レジスタ（ＥＬ−ＲＥＧ）、４は最終アドレス
算出回路（ＳＡ＋、ＥＬ ＊ ８）、５．８はセレクタ
（ＳＥＬ）、 ６は減算器（−２０（ＨＥＸ） ）、 ７は要求ア１゛レス・レジスタ（ＲＡ−１社Ｇ）、９は
Ｅ Ｌ減算レジスタ（ＥＬ ＤＥＣ−ＲＥＧ）、」０は
一４レジスク、 １１は要求制御回路（ＲＥＱ−ＣＴＬ）、Ｍ Ｓ ＬＪ
は主記憶装置、 ＭＣｔノは主記憶制御装置、 Ｖ Ｕはへクトルユニソト、 Ｓ Ｕはスカラユニ・ノド、 Ｃ１４ｆＩはチャネルプロセッサ、 ＥＳＵは拡張記ｔａ装置、 ＲＭ Ｕ Ｂ；ｌ： 拡張記ｉ、ｉ ！ｉｆ］御装置、
をそれぞれ示す。
本発明の実施例におけるアクセス要求アドレス発生回路
のブロック図、 第３図はシステム構成図、 第４図は従来例のアクセス状態図（その１）、第５図は
従来例のアクセス状態図（その２）である。 図面において、 １はＯＰコード・レジスタ（ＯＰＣ−ＲＥＧ）、２はス
タートアドレス・レジスタ（ＳＡ−ＲＥＧ）、３はエレ
メント数レジスタ（ＥＬ−ＲＥＧ）、４は最終アドレス
算出回路（ＳＡ＋、ＥＬ ＊ ８）、５．８はセレクタ
（ＳＥＬ）、 ６は減算器（−２０（ＨＥＸ） ）、 ７は要求ア１゛レス・レジスタ（ＲＡ−１社Ｇ）、９は
Ｅ Ｌ減算レジスタ（ＥＬ ＤＥＣ−ＲＥＧ）、」０は
一４レジスク、 １１は要求制御回路（ＲＥＱ−ＣＴＬ）、Ｍ Ｓ ＬＪ
は主記憶装置、 ＭＣｔノは主記憶制御装置、 Ｖ Ｕはへクトルユニソト、 Ｓ Ｕはスカラユニ・ノド、 Ｃ１４ｆＩはチャネルプロセッサ、 ＥＳＵは拡張記ｔａ装置、 ＲＭ Ｕ Ｂ；ｌ： 拡張記ｉ、ｉ ！ｉｆ］御装置、
をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 複数台の処理装置が主記憶装置の連続するアドレスにア
クセスするデータ処理システムにおいて、アクセススル
ープットが他の処理装置より小さい前記処理装置、もし
くはアクセススループットが他の処理装置より大きい前
記処理装置の、いずれか一方による連続するアドレスの
アクセス順序を、 アドレスの降順に行うよう構成したことを特徴とする主
記憶制御方式。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20753785A JPS6266367A (ja) | 1985-09-19 | 1985-09-19 | 主記憶制御方式 |
| CA000517377A CA1270338A (en) | 1985-09-11 | 1986-09-03 | Data processing system for processing units having different throughputs |
| AU62501/86A AU578168B2 (en) | 1985-09-11 | 1986-09-05 | Data processing system for processing units having different throughputs |
| EP86306888A EP0215621B1 (en) | 1985-09-11 | 1986-09-05 | Data processing system for processing units having different throughputs |
| DE8686306888T DE3682466D1 (de) | 1985-09-11 | 1986-09-05 | Datenverarbeitungssystem fuer verarbeitungseinheiten mit verschiedenen durchsaetzen. |
| ES8601753A ES2002300A6 (es) | 1985-09-11 | 1986-09-10 | Un sistema de tratamiento de datos, particularmente para ordenadores de escala ultra grande destinados a realizar calculos cientificos |
| US06/905,971 US4916609A (en) | 1985-09-11 | 1986-09-11 | Data processing system for processing units having different throughputs |
| AU21042/88A AU596541B2 (en) | 1985-09-11 | 1988-08-17 | Data processing system for processing units having different throughputs |
| US07/429,657 US5303389A (en) | 1985-09-11 | 1989-10-31 | Data processing system for processing units having different throughputs |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20753785A JPS6266367A (ja) | 1985-09-19 | 1985-09-19 | 主記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6266367A true JPS6266367A (ja) | 1987-03-25 |
| JPH0241778B2 JPH0241778B2 (ja) | 1990-09-19 |
Family
ID=16541368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20753785A Granted JPS6266367A (ja) | 1985-09-11 | 1985-09-19 | 主記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6266367A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8063999B2 (en) | 2007-04-13 | 2011-11-22 | Okamoto Glass Co., Ltd. | Glass polarizer and manufacturing method thereof |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5601741A (en) | 1994-11-18 | 1997-02-11 | Illinois Tool Works, Inc. | Method and apparatus for receiving a universal input voltage in a welding power source |
-
1985
- 1985-09-19 JP JP20753785A patent/JPS6266367A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8063999B2 (en) | 2007-04-13 | 2011-11-22 | Okamoto Glass Co., Ltd. | Glass polarizer and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0241778B2 (ja) | 1990-09-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |