JPS626664B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は絶縁ゲート型半導体装置の製造方法に
関し、たとえばMOS型半導体集積回路におい
て、ゲート長が５μｍ以下になつた場合の短チヤ
ネル・高耐圧MOS型トランジスタによる高密度
MOS型集積回路における好適な製造方法を提供
するものである。また、微少な寸法のMOS型ト
ランジスタの製造において、フオト・マスクの精
度および重ね合せ精度の向上が要求されるが、本
発明はセルフ・アライン工程の導入により、高精
度マスク合せを必要とする工程の削減を図つたも
のである。

近来、超LSIを呼ばれる高密度のMOS型集積回
路が要望され、構成素子であるMOS型トランジ
スタの寸法も極めて微少化される傾向にある。一
方、MOS型トランジスタでは、ゲート長が短か
くなつてくると、ドレイン空乏層電荷のゲート電
荷に対する寄与が大きくなり、闘値電圧（Vtと
呼ぶ）の低下、ソース・ドレイン間耐圧の劣化等
の問題が生じてくる。本発明は、ソース・ドレイ
ン領域の一部に拡散深さ（Xjと呼ぶ）の浅い領
域を形成し、かつ各領域をセルフ・アラインによ
り構成して、耐圧、Vtの劣化を防止するととも
に、マスク合せ精度の厳しい要求を緩和した高密
度MOS型集積回路の製造方法を提供するもので
ある。

まず、MOS型集積回路の構成素子であるMOS
型トランジスタの製造方法に関し、従来実施され
て来た例について述べる。第１図は、最も一般的
な製造例を示す、Ｎチヤネル型について説明す
る。Ｐ型シリコン基板１にフイールド酸化膜２を
約１μｍの厚さに熱酸化法により形成する。次
に、トランジスタを形成すべき領域に酸化膜２を
開口し、ゲート用酸化膜３を約1000Åの厚さに形
成する。さらに、この上に多結晶シリコン４を
SiH₄の熱分解法により約6000Åの厚さに析出さ
せる。この状態を第１図Ａに示す。

次に、フオト・レジストを用いて、多結晶シリ
コンを、ゲート領域４ａおよび配線領域４ｂを除
いてエツチングにより除去する。次いで、ゲート
４ａをマスクとしてゲート用酸化膜をエツチング
してゲート酸化膜３ａを形成したのち、リンを約
１μｍの深さに拡散し、ソース・ドレイン領域５
を形成する。この時同時に、多結晶シリコン４
ａ，４ｂにもリンが拡散される。この状態をＢに
示す。

次に、CVD法により、シリコン酸化被膜６を
約5000Åの厚さに全面に形成して絶縁層とし、コ
ンタクトをとる領域をフオト・レジストを用いて
開口する。この状態をＣに示す。

次に、配線用Al膜７を約8000Åの厚さに真空
蒸着法により析出させ、フオト・レジストを用い
て配線パターンを形成し、工程を終了する。この
状態をＤに示す。

以上の工程により、通常のMOS型トランジス
タは製造されているが、高集積化が進み、トラン
ジスタの寸法が小さくなつてくると、この構造で
は、種々の問題が生じてくる。そのもつとも顕著
なものが闘値電圧Vtの低下である。トランジス
タの有効ゲート長が４μｍ以下になつてくると
（以下、短チヤネルと記す）、第２図に示すように
Vtは急激に低下してくることがたとえば（増田
外・第23回応用物理学会予稿集P.342）等に述べ
られている。

この傾向は、ソース・ドレイン拡散の拡散深さ
が深い程顕著にあらわれる。したがつて、短チヤ
ネル・トランジスタでは拡散深さを約0.3μ程度
におさえる必要がある。しかし、Al配線のコン
タクト領域では、アルミ・シリコン合金層が形成
されるため、薄い拡散層ではAlが基板側へ再結
晶時に突き抜ける場合があり問題を生じる。この
ため、短チヤネル・トランジスタでは、第３図Ａ
に示すような構造を採用する。すなわち、ソー
ス・ドレイン拡散層を、２つの領域５，５ａに分
割し、コンタクト部分を深く、ゲート側方を浅く
する構造である。通常５は１〜1.5μｍ、５ａは
0.3μｍ程度の深さになつている。この構造を実
現する工程は、以下の通りである。まずＰ型基板
１に、約１μｍの厚さにフイールド酸化膜２を熱
酸化によつて形成し、次いで、フオト・レジスト
を用いて、５，５ａに相当する領域を開口したの
ち、リンを約１μｍの深さに拡散する。次にトラ
ンジスタを形成すべき領域の酸化膜を、フオト・
レジストを用いて開口したのち、熱酸化によりゲ
ート酸化膜３を約1000Åの厚さに形成し、さらに
この上に多結晶シリコンを約6000Åの厚さに
SiH₄の熱分解により析出させる。次に、再びフ
オト・レジストを用いて、ゲート４ａを形成し、
全面にリンを約60KVの加速電圧で、１〜２×
10¹⁵cm^-2の濃度にイオン注入する。フイールド酸
化膜２およびシリコンゲート４ａは厚いため、リ
ンはその直下には注入されず、薄いゲート酸化膜
の領域５にのみ注入される。この後、活性化のた
め熱処理をおこなつて、約0.3μｍの拡散層５ａ
が形成される。これを第３図Ｂに示す。以下、第
１図の工程と、同様にしてトランジスタが形成さ
れる。

また、短チヤネルによるトランジスタ特性の劣
化を防止する方法として、たとえば特開昭50―
93779号、特開昭50―8484号に次のような提案が
ある。この構造を第４図に示す。第４図におい
て、１はＰ型シリコン基板、２はフイールド酸化
膜、１０はＮ型拡散層、１１はゲート酸化膜、１
２はゲート用多結晶シリコン、１３，１４，１５
は配線用Alである。図からわかるように、この
構造の特徴は、ゲート多結晶シリコン１２が基板
１内に埋めこまれ、チヤネル領域が拡散層１０よ
り基板内部側に来ている点である。これは通常の
構造に比較すると、あたかも拡散深さXjが負に
なつた（Xj negative）と考えられる。これによ
り、短チヤネルの欠点が緩和されている。

しかしながら、これらの第３，４図の構造は、
集積密度をあげるためのトランジスタ寸法の微少
化、セルフ・アライン構造の徹底という面から考
えると必ずしも適切な構造ではない。例えば、電
極１３，１５をとりだすための酸化膜の開口はセ
ルフ・アラインではないため、マージンが必要で
このマージンを２μｍ、開口を２μｍとしても拡
散層１０の巾は最小６μｍは必要でマスク合せ精
度等を極めてきびしくしない限り５μｍ以下にす
ることは困難である。さらにゲート電極１４のコ
ンタクトにおいても同様である。また、これらの
構造では、厚い酸化膜に開口するため、表面の凹
凸がかなり存在し、３〜４μｍ巾のAl配線を引
き廻すには問題が残る。すなわち、このことは段
切れ、シヨート等の不良原因の一つとなつてい
る。

本発明は、上記の問題点を充分考慮に入れ、か
つ集積密度の向上が可能な新規の製造方法を提供
するものである。以下、本発明について詳述す
る。

第５図は本発明の一実施例にかかるMOS型IC
の製造工程を示す断面図である。図にしたがつて
工程を説明する。

まず第１の導電型たとえばＰ型のシリコン基板
２１に酸化防止能を有するシリコン窒化膜２２を
選択的に形成し、フイールド領域となる領域２３
にチヤネル・ストツパーとなる第１導電型の不純
物を導入する。次に、ソース、ドレインの一部と
なる領域２４，２５には、第２導電型すなわちＮ
型の不純物を導入する。第５図Ａにこの状態を示
す。

次に、窒化膜２２をマスクに基板２１を酸化
し、選択的に酸化膜２６を形成後、窒化膜２２を
除去する（第５図Ｂ）。このとき、不純物はそれ
ぞれＢのごとく酸化膜２６下に拡散する。次に表
面より、プラズマ・エツチング等を用いて露出し
たシリコン面のみ酸化膜２６をマスクとしてエツ
チングして凹部２７，２８，２９を形成する。こ
の場合のエツチング深さは、形成された酸化膜２
６よりシリコン面が下部に来るような深さにす
る。

以上の工程により、凹部の形成でセルフ・アラ
イン的にソース、ドレインコンタクトの場所が決
定され、マスク合せ工程がいらない。すなわち、
窒化膜２２を形成したのちは、この窒化膜のパタ
ーンにしたがつて、フイールド酸化膜２６ならび
にソース、ドレイン領域、凹部が形成され、精度
のいるマスク合せが不要となる。

次に凹部表面にゲート酸化膜２９を形成する。
この厚さは800〜1200Åが適当である。そしてソ
ース・ドレインのコンタクトとなる領域すなわち
凹部２７，２９のゲート酸化膜をエツチングして
ゲート形成用の凹部２８のみにゲート酸化膜２９
を残す（第５図Ｃ）。

次に多結晶シリコン３０，３１，３２を、ゲー
ト、ソース、ドレイン領域の凹部２７，２８，２
９に埋めこみ、この多結晶シリコンに第２導電型
の不純物を導入、熱処理する。この工程により、
各多結晶シリコンは導電性となり、MOSトラン
ジスタのゲート電極３１、ソースコンタクト電極
３０、ドレインコンタクト電極３２が埋込み形成
される。そして同時にＮ型不純物が基板内に形成
され、ソース、ドレインコンタクト領域３４，３
５が形成される。２４，２５はソース、ドレイン
領域である（第５図Ｄ）。

この工程において、多結晶シリコン３０，３
１，３２を凹部に埋め込むこともセルフ・アライ
ン的に実施することができる。すなわち、多結晶
シリコンを全面に形成すると、その表面は凹凸状
となる。そしてこの上にホトレジスト（図示せ
ず）を表面が平坦になるように塗布し、ホトレジ
ストを全面にエツチングして凹部上にのみホトレ
ジストを選択的に残すことができる。したがつ
て、この残されたレジストにて多結晶シリコンを
エツチングすることにより、凹部２７，２８，２
９に容易に多結晶シリコン３０，３１，３２を形
成することができる。

しかるのち、絶縁層となる酸化膜３６をCVD
法により形成し、配線に必要な部分のみエツチン
グにより開口してアルミニウムによる配線３７を
形成する（第５図Ｅ）。なお、この場合も、凹部
内に多結晶シリコン３０，３１，３２が埋込まれ
ているため、酸化膜３６の開口はずれてもよく、
精密なマスク合せを必要としないので、この点で
も好都合である。

第５図の方法によれば拡散層の相対的深さがエ
ツチングによりきまる。

以上のように本発明によれば、 (1) 拡散層の相対的深さがエツチングによりきま
るため、熱処理による拡散層の移動にともな
う、短チヤネル効果が防止できる。とくに、ゲ
ート長が５μｍ以下のMOSTrの場合に特にそ
の効果が著しい。

(2) 比較的セルフ・アライン工程が多くて精密な
マスク合せの必要が少なく、微細パターンの形
成が容易に可能である。

(3) 表面が平坦になるため、段切れ等の不良が防
止できる。

等のすぐれた効果が発揮でき、本発明は高密度集
積回路の製造に大きく寄与するものである。

【図面の簡単な説明】

第１図Ａ〜Ｄは従来の代表的なシリコン・ゲー
トのMOSトランジスタの製造工程図、第２図は
従来のトランジスタにおけるチヤネル長の短縮に
よるVtの低下の例を示す曲線図、第３図Ａ，Ｂ
は短チヤネル効果を防止するためのMOSトラン
ジスタの形成工程図、第４図は短チヤネル効果を
防止するための従来の他のMOSトランジスタの
構造図、第５図Ａ〜Ｅは本発明の一実施例にかか
るMOSトランジスタの製造工程図である。 ２１……Ｐ型シリコン基板、２２……シリコン
窒化膜、２４，２５……ソース・ドレイン領域、
２６……酸化膜、２７，２８，２９……凹部、２
９……ゲート酸化膜、３０，３１，３２……多結
晶シリコン、３６……酸化膜、３７……配線。

Claims (1)

【特許請求の範囲】
1. １ 一導電型の表面平坦な半導体基板のソース、
   ドレイン、ゲート形成領域に選択的に酸化防止膜
   を形成する工程と、前記ゲート形成領域と、ソー
   スおよびドレイン形成領域の酸化防止膜にはさま
   れた前記基板領域に前記半導体基板の表面を平坦
   にしたままで前記基板と反対導電型の不純物を導
   入する工程と、前記酸化防止膜をマスクとして前
   記半導体基板を選択的に酸化して酸化膜を形成す
   る工程と、この酸化膜をマスクとして前記基板表
   面をエツチングして凹部を形成する工程と、ゲー
   ト形成用の前記凹部にゲート絶縁膜を形成する工
   程と、前記凹部に多結晶半導体材料を充填して全
   体表面を平坦化する工程とを備えたことを特徴と
   する絶縁ゲート型半導体装置の製造方法。