JPS5931229B2

JPS5931229B2 - Ｍｏｓ型半導体集積回路の製造方法

Info

Publication number: JPS5931229B2
Application number: JP51084823A
Authority: JP
Inventors: 健石原; 孝平尾
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1976-07-15
Filing date: 1976-07-15
Publication date: 1984-07-31
Also published as: JPS5310281A

Description

【発明の詳細な説明】本発明は短チャネル、高耐圧でかつ表面平坦化を実現す
るＭＯＳ型集積回路の製造方法に関する。

近来、ＭＯＳ型集積回路は高密度化が要望され、素子寸
法の縮小が必要となつて来ている。一方、ＭＯＳトラン
ジスタでは、ゲート長が短かくなつてくると、ドレイン
空乏層電荷の寄与が大きなり、しきい電圧Ｖｔの減少、
ソース・ドレイン間耐圧の劣化等の問題が生じてくる。

本発明は、ドレイン領域の一部に極めて薄いｎ型領域を
形成して、耐圧、Ｖｔの劣化を防止するｎチャネルＭＯ
Ｓ集積回路の製造方法を提供するものである。次にＭＯ
Ｓ型集積回路の構成素子であるＭＯＳ型トランジスタの
製造方法に関し、従来実施されてきた例について述べる
。

第１図は、最も一般的な製造例を示し、ｎチャンネル型
について説明する。まずｐ型シリコン基板１にフィール
ド酸化膜２を約１μの厚さに熱酸化法により形成する。
次にトランジスタを形成すべき領域に酸化膜２を開口し
、ゲート酸化膜３を約１０００λの厚さに形成する。さ
らにその上に多結晶シリコン４をＪＳｉＨ４の熱分解に
より約６０００入析出させる。この状態を第１図Ａに示
す。次にフォト・レジストを用いて多結晶シリコンを、
ゲート領域４１および配線領域４２を除き除去する。次
いで、ゲート４１をマスクとしてゲート酸化膜をエッチ
ングしｊた後リンを約１μの深さに拡散し、ソース・
ドレイン領域５、６を形成する。この時同時に多結晶シ
リコン４１、４２にもリンが拡散される。この状態をＢ
に示す。次にＣＶＤ法によりシリコン酸化膜７を約５０
００λの厚さに全面に形成して絶縁層とし、コンタクト
をとる領域をフオト・レジストを用いて開口する。この
状態をＣに示す。次に配線用アルミニウム膜８，９を約
８０００Ａの厚さに真空蒸着法により析出させ、フオト
・レジストを用いて配線パターンを形成し、工程を終了
する。この状態をＤに示す。以上の工程により、通常の
ＭＯＳ型トランジスタは製造されているが、高集積化が
進みトランジスタの寸法が小さくなつてくると、この構
造では種々の問題が生じてくる。

そのもつとも顕著なものが、しきい電圧Ｖｔの低下であ
る。トランジスタの有効ゲート長が４μ以下になつてく
ると（以下短チヤネルと記す）第２図に示すように、Ｖ
ｔは急激に低下してくる。この傾向は、ソース・ドレイ
ン拡散の拡散深さが深い程顕著にあられれる。

したがつて短チヤネルでは、拡散深さを約０．３μ以下
におさえる必要がある。しかし、アルミ配線とのコンタ
クト領域では、アルミ・シリコン合金層が形成されるた
め、薄い拡散層ではアルミが基板側へ再結晶時に突き抜
ける場合があり、問題を生じる。このため、短チヤネル
・トランジスタでは、第３図Ａに示すような構造を採用
している。すなわち、ソース・ドレイン拡散層をそれぞ
れ２つの領域５と５″，６と６′に分割し、コンタクト
部分５，６を深く、ゲート側方部分５′，６′を浅くす
る構造である。通常５，６は１〜２μ，５′，６′は０
．３μ程度の厚さになつている。この構造を実現する工
程は以下の通りである。

まずｐ型基板１に約１μの厚さのフイールド酸化膜２を
熱酸化により形成し次いでフオトレジストを用いて５，
６を形成すべき領域を開口した後、リンを約１μの深さ
に拡散する。次に、トランジスタを形成すべき領域の酸
化膜を、フオトレジストを用いて除去した後、熱酸化に
よりゲート酸化膜３を約１０００人の厚さに形成し、さ
らにこの上に多結晶シリコンを約５０００λの厚さにＣ
ＶＤ法により析出させる。再びフオト・レジストを用い
て、ゲート４１を形成し、全面にリンを約１２０ＫＶの
加速電圧で、１Ｘ１０１５ｃＴｎ−２の濃度にイオン注
入する。フイールド酸化膜２およびシリコンゲート４１
は厚いため、リンはその直下ノには注入されず、薄いゲ
ート酸化膜３の領域５″，６″にのみ注入される。

これで約０，３μの拡散層５′，６″が形成される。こ
れを第２図Ｂに示す。以下、第１図の工程と略同じ工程
でトランジスタが形成される。以上が、従来実施されて
いるＭＯＳ型集積回路もしくは短チヤネルＭＯＳ型集積
回路の製造法の一例である。本発明は短チヤネル・トラ
ンジスタに通用可能な、薄いＰｎ接合の形成方法を提供
すると同時に、セルフ・アライン構造で、かつ耐圧の向
上、表面の平坦化をもあわせて実現せんとするものであ
る。

まず本発明の基本的なプロセスについて説明する。高比
抵抗のシリコン・ウエハ（例えば不純物濃度が１０１５
？−３以下）にボロンを６０ＫＶ，２×１０１２ｃｒ！
ｌ−２のドーズ量で注入したのち、１０００℃，３０分
間ウエツト酸素中で酸化した場合、ボロンの偏析係数が
１より大であるため、ボロンは成長した酸化膜に吸い出
され、第４図Ａに示すようなプロフアイルになる。即ち
、表面濃度は著しく低下する。一方、リンは、１００Ｋ
Ｖ，１×１０１２ｃｒ１１−２のドーズ量で注入した場
合、同様な酸化処理を行なつたのちには、第４図Ｂに示
すように表面に蓄積される。

したがつて両者を注入したのち酸化処理をおこなえば、
図Ａ，Ｂを重ねてわかるように表面から約０．２μの深
さに低濃度のＰｎ接合が形成される。本発明は、この薄
いｎ型領域をトランジスタのドレインの一部として利用
するものである。

すなわち、本発明はシリコン・シリコン酸化物が１より
大なるｐ型不純物を含み溝部を有するシリコン基板表面
の少くともソース・ドレイン領域を形成する一部に同偏
析係数が１より小なるｎ型不純物をイオン注入し、選択
酸化を行つてソース・ドレインの薄い部分およびソース
・ドレインのコンタクト部分を形成するものである。以
下本発明の実施例にかかるＭＯＳトランジスタの製造プ
ロセスを説明する。

第１の実施例第５図にしたがつて説明する。

まず、１×１０１６ｃｒｒＬ−３のボロンを含むｐ型シ
リコン基板１０に、フオトリソグラフイにより、ゲ一卜
領域、ソース・ドレインコンタクト領域に対応する部分
を選択的にエツチング除去して約４０００Ａの深さに溝
部１１を形成する（第５図Ａ）。

次に、熱酸化により約５００人の厚さの酸化膜１２を形
成し、フオトリングラフイを用いて、ソース・ドレイン
コンタクト領域を形成すべき部分に位置する酸化膜をエ
ツチングする♂第５図Ｂ）。次に、この上から、リンを
含む多結晶シリコン１３を全面に形成する。この厚さは
約６０００八とする。さらにこの上にシリコン窒化膜１
４を約１０００への厚さに析出し、ポジ型レジスト（例
えばＡＺｌ３５Ｏ）をスピナ一を用いて全面に塗布し、
現象、焼付けをおこなう。このレジストは表面の凹部を
埋めるため全面、上面からプラズマ法によりレジストを
エツチングしていくことにより、凹部のみレジスト１５
が埋めこまれた状態にすることができる（第５図Ｃ）。
次に露出した窒化膜１４、多結晶シリコン１３ゲート酸
化膜１２を順次エツチングしていくことにより、第５図
Ｄの状態が実現される。

すなわちゲート用多結晶シリコン３２，ソース・ドレイ
ンコンタクト用多結晶シリコン３３，３１が分離され、
酸化防止用の窒化膜５１，５２，５３が上面に残つてお
り、かつ次の選択酸化による基板シリコン面の盛り上り
分だけ、多結晶シリコン面が突出した状態である。次に
、フオト・レジストを用いて、イオン注入マスクを形成
し、トランジスタ領域にのみ、リンをイオン注入する。
注入量は、加速電圧７０ＫＶ，１．５Ｘ１０１２Ｃ！！
Ｌ−２のドーズ量が適当である。リンは、多結晶膜によ
り、シリコン基板へは、表面の露出した領域すなわちゲ
ート多結晶シリコン３２、とソース・ドドレインコンタ
クト用多結晶シリコン３１，３３にはさまれた領域にの
み注入される。次に、これを熱酸化により酸化すると、
多結晶部は窒化膜５１，５２，５３よりなる酸化防止用
マスクにより酸化されず、シリコン面のみ酸化されて、
第５図Ｅの状態になる。この時熱酸化される酸化膜６１
，６２の厚さは約４０００人とする。これによつてシリ
コン面は約２０００人盛りあがるので、表面は略々平坦
化される。同時に、リンをイオン注入された領域（第５
図Ｅの破線で示す領域）の酸化膜直下では、リンとボロ
ンの偏析により、約０．２〜０．３μの厚さのドレイン
・ソースの薄い領域であるｎ型領域７１，７２が形成さ
れ、多結晶シリコンからの拡散により、コンタクト部と
なるソース・ドレイン領域８２，８１が形成される。こ
れでトランジスタの主たる部分が形成され、あと通常の
工程にしたがつてＣＶＤにより酸化膜を形成し、多結晶
シリコン３１，３２，３３よりなるコンタクト領域にレ
ジストを用いて開口したのち、アルミニウムを蒸着、配
線パターン（図示せず）の形成をおこなつて集積回路が
完成される。また、さらに平坦化を進める場合には、第
５図Ｅのあと、シリコン窒化膜を形成し、フオトレジス
トを用いて、多結晶シリコンのコンタクト領域にのみ窒
化膜を残して、他をエツチ・オフし選択酸化により絶縁
膜を形成してもよい。

第２の実施例第２の実施例は、リン，ボロンともにイオン注入を用い
て、ドーピングするものである。

まず、０．５〜１．０×１０１５（１７７！−３のボロ
ンを含むシリコン基板を用い、第５図の工程において、
Ｂの状態において、ボロンを全面に４０ＫＶの加速電圧
で、２ｘ１０１２ｃｍ−２のドーズ量でイオン注入する
。

次に第５図の工程を進め、第５図Ｄの状態で、フオト・
レジストのマスクを用いて、トランジスタ領域にのみ、
リンを７０ＫＶの加速電圧、１．５×１０１２（１７７
１−２のドーズ量で、イオン注入する。他は、実施例１
と同様な工程をおこなつて完成される。このように本発
明は（１）選択酸化時のｎ型不純物の吸い出しによりゲート
直下の不純物濃度よりドレインの一部となる薄い領域の
方が、濃度が低くできるため、空乏層がドレイン側へ拡
がり耐圧の劣化がない。

（２）上記の薄いｎ型領域の厚さが、セルフ・アライン
で約０．２〜０．３μ程度に出来るためＶｔのシヨート
・チヤネルによる低下が少ない。（３）表面の段差が約
２０００人以内に収まるため、アルミニウム配線の断切
れが防止できる。

（４）イオン注入により高精度の制御が可能となる等の
効果にもとずき、高性能の短チヤネルＭＯＳトランジス
タの製造が容易となり大集積化が可能なプロセスが実現
でき、ＭＯＳ型集積回路の製造に大きく寄与するもので
ある。

【図面の簡単な説明】

第１図Ａ−Ｄは従来のシリコンゲートＭＯＳＩＣの通常
工程を示す断面図、第２図はＭＯＳトランジスタの短チ
ヤネルによるＶｔの低下を示す図、第３図Ａ，Ｂは短チ
ヤネル化に適用できる通常工程を示す断面図、第４図Ａ
，Ｂはボロンおよびリンイオン注入後の酸化による表面
状態の変化（偏析効果）を示す図、第５図Ａ−Ｅは本発
明の一実施例にかかるＭＯＳトランジスタの製造工程の
断面図である。１０・・・・・・ｐ型シリコン基板、１１・・・・・・
溝部、１２・・・・・・ゲート酸化膜、１３・・・・・
・多結晶シリコン、１４，５１，５２，５３・・・・・
・シリコン窒化膜、１５・・・・・・レジスト、３１，
３３・・・・・・ドレイン・ソースコンタクト用多結晶
シリコン、３２・・・・・・ゲート用多結晶シリコン、
６１，６２・・・・・・選択酸化膜、７１，７２・・・
・・・ドレイン・ソースの薄い領域、８１，８２・・・
・・・コンタクトとなるドレイン・ソース領域。

Claims

【特許請求の範囲】１シリコン・シリコン酸化膜界面の不純物偏析係数が
１より大なるｐ型不純物を含むシリコン基板表面の、ゲ
ート領域、ソース・ドレインのコンタクト領域に対応す
る部分に選択的にエッチングにより溝部を形成する工程
と、ゲート酸化膜を形成し、上記溝部の、ソース・ドレ
インのコンタクトに対応する部分のゲート酸化膜を除去
する工程と、ｎ型不純物を含む多結晶シリコンを析出し
さらにその上に窒化シリコン膜を析出する工程と、フォ
ト・レジストを全面に塗布し、エッチングにより上記シ
リコン基板の溝部に対応する部分にレジストを充填する
工程と、上記レジストをマスクとして、シリコン窒化膜
、多結晶シリコン、シリコン酸化膜を順次エッチングす
る工程と、ゲートと、ソース・ドレインコンタクト部に
はさまれ露出したシリコン面に偏析係数が１より小なる
ｎ型不純物をイオン注入する工程と、選択酸化をおこな
つて上記ｎ型不純物の注入領域の酸化膜直下に不純物偏
析によるｎ型領域を形成する工程とを備え、上記選択酸
化によつて生じた酸化膜の盛りあがりにより表面平坦化
をおこなうことを特徴とするＭＯＳ型半導体集積回路の
製造方法。２低不純物濃度のＰ型シリコン基板を用い上記基板表
面近傍のみｐ型不純物をイオン注入し、しきい電圧を決
定する不純物濃度を所望の値に決定することを特徴とす
る特許請求の範囲第１項に記載のＭＯＳ型半導体集積回
路の製造方法。